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1、會計學1第第 基本邏輯運算及集成基本邏輯運算及集成(j chn)邏輯門邏輯門第一頁，共151頁。數(shù)字電路的輸出信號與輸入信號之間的關(guān)系就是邏輯關(guān)系，所以數(shù)字電路的工作狀態(tài)可以用邏輯代數(shù)來描述。邏輯代數(shù)和普通代數(shù)一樣，用字母代表變量。邏輯代數(shù)的變量稱為邏輯變量。和普通代數(shù)不同的是，邏輯變量只有兩種取值，并用(bn yn)二元常量“0”和“1”來表示。注意邏輯代數(shù)中的“0”和“1”并不表示數(shù)量的大小，而是表示兩種對立的邏輯狀態(tài)。 如是和非、真和假、高和低、有和無、開和關(guān)等。 邏輯邏輯(lu j)(lu j)代數(shù)（布爾）基礎(chǔ)基本概念代數(shù)（布爾）基礎(chǔ)基本概念第1頁/共151頁第二頁，共151頁。 一個

2、結(jié)論(jiln)成立與否，取決于與其相關(guān)的前提條件是否成立。 結(jié)論(jiln)與前提條件之間的因果關(guān)系叫邏輯函數(shù)。記作： 第2頁/共151頁第三頁，共151頁。在客觀世界中最基本的邏輯關(guān)系只有(zhyu)三種與邏輯關(guān)系或邏輯關(guān)系非邏輯關(guān)系 所以(suy)邏輯代數(shù)中變量的運算，也只有與運算、或運算和非運算3種基本邏輯運算。其它任何復(fù)雜的邏輯運算都可以用這3種基本邏輯運算來實現(xiàn)。第3頁/共151頁第四頁，共151頁。表表 2 1 與邏輯與邏輯(lu j)的真值表的真值表(a)功能表功能表(b)真值表真值表A B FA BF假 假假 真真 假真 真假假假真0 00 11 01 10001AFBE圖圖

3、 2 1 與門邏輯電路與門邏輯電路(lu j din l)實例圖實例圖 第4頁/共151頁第五頁，共151頁。與邏輯關(guān)系只有當決定(judng)一件事情的所有條件全部具備時，這件事情才會發(fā)生。例如(lr)： 與邏輯(lu j)(與運算、 邏輯(lu j)乘)與邏輯電路AFBE第5頁/共151頁第六頁，共151頁。表表 2 1 與邏輯與邏輯(lu j)的真值表的真值表 (a) (b)A B FA BF假 假假 真真 假真 真假假假真0 00 11 01 10001邏輯電路(lu j din l)邏輯(lu j)的真值表電路的功能，改作如下描述： “開關(guān)A斷開，開關(guān)B也斷開，則電燈F熄滅”。顯然這

4、三個語句都是邏輯變量，分別記作A，B，F(xiàn)。第6頁/共151頁第七頁，共151頁。 由表可知，上述(shngsh)三個語句之間的因果關(guān)系屬于與邏輯。 其邏輯表達式(也叫邏輯函數(shù)式)為： F=AB讀作“F等于A乘B”。在不致于混淆的情況下，可以把符號“”省掉。在有些文獻中，也采用、&等符號來表示邏輯乘。邏輯(lu j)表達式(也叫邏輯(lu j)函數(shù)式)第7頁/共151頁第八頁，共151頁。 00=0 01=0 10=0 11=1 0A=0 1A=A AA=A邏輯(lu j)乘的基本運算規(guī)則第8頁/共151頁第九頁，共151頁。 實現(xiàn)“與運算”的電路叫與門，其邏輯(lu j)符號如圖2-2所示，

5、其中圖(a)是我國常用的傳統(tǒng)符號，圖(b)為國外流行符號，圖(c)為國家標準符號。 (a)FAB(b)FAB(c)&FAB圖 2 2 與門的邏輯(lu j)符號 邏輯(lu j)符號第9頁/共151頁第十頁，共151頁。 電路圖電路圖 功能表功能表 真值表真值表 邏輯邏輯(lu j)符號符號 邏輯邏輯(lu j)表達式表達式邏輯關(guān)系的表達方式有五種(w zhn)小 結(jié)第10頁/共151頁第十一頁，共151頁。與邏輯關(guān)系表達方式及邏輯運算規(guī)律(gul)與邏輯電路(lu j din l)圖Y=AB與邏輯表達式與邏輯(lu j)符號與邏輯運算規(guī)律0 000 101 001 11 0A=0 1A= A

6、 AA=A第11頁/共151頁第十二頁，共151頁?；蜻壿嫽蜻壿?lu j)(或運算、邏輯或運算、邏輯(lu j)加加)或邏輯關(guān)系在決定(judng)一件事情的所有條件中，只要具備一個或一個以上的條件，這件事情就會發(fā)生。例如： 或邏輯電路(lu j din l)第12頁/共151頁第十三頁，共151頁?；蜻壿嫽蜻壿?lu j)(lu j)(或運算、邏輯或運算、邏輯(lu j)(lu j)加加) ) 或邏輯(lu j)的真值表第13頁/共151頁第十四頁，共151頁。 上述三個語句之間的因果關(guān)系屬于或邏輯。 其邏輯表達式為： F=A+B 讀作“F等于(dngy)A加B”。有些文獻也采用、等符號來

7、表示邏輯加。 或邏輯或邏輯(lu j)(lu j)(或運算、邏輯或運算、邏輯(lu j)(lu j)加加) )邏輯(lu j)表達式(也叫邏輯(lu j)函數(shù)式)第14頁/共151頁第十五頁，共151頁。邏輯(lu j)或的運算規(guī)則為： 0+0=0 0+1=1 1+0=1 1+1=1 0+A=A 1+A=1 A+A=A 邏輯或的基本運算(yn sun)規(guī)則實現(xiàn)“或運算”的電路叫或門， 其邏輯(lu j)符號如圖第15頁/共151頁第十六頁，共151頁。FABFAB1FAB(b)(c)(a)圖 2 3 或門的邏輯(lu j)符號 邏輯(lu j)符號第16頁/共151頁第十七頁，共151頁?；蜻?/p>

8、輯關(guān)系表達方式及邏輯運算規(guī)律(gul)或邏輯電路(lu j din l)圖Y=AB或邏輯表達式或邏輯運算規(guī)律(gul)0 0 00 1 11 0 11 1 0 或邏輯符號0+A=A 1+A=1 A+A=A第17頁/共151頁第十八頁，共151頁。非邏輯關(guān)系若前提條件為“真”，則結(jié)論(jiln)為“假”； 若前提條件為“假”， 則結(jié)論(jiln)為“真”。即結(jié)論(jiln)是對前提條件的否定， 這種因果關(guān)系叫非邏輯。 非邏輯非邏輯(lu j)(非運算，非運算， 邏輯邏輯(lu j)反反)例如，圖所示電路的功能： “若開關(guān)(kigun)A閉合， 則電燈F不亮；開關(guān)(kigun)A斷開， 則電燈F就

9、亮”。FARE圖 2 4 非門邏輯電路實例圖 第18頁/共151頁第十九頁，共151頁。(a)功能表功能表(b)真值表真值表A FA F假真真假0 1 10表 2 3 非邏輯(lu j)的真值表 非邏輯非邏輯(lu j)的真值表的真值表第19頁/共151頁第二十頁，共151頁。 上述兩個語句之間的因果關(guān)系屬于非邏輯，也叫非運算或者叫邏輯反。其邏輯表達式為：讀作“F等于A非”。 通常(tngchng)稱A為原變量， 為反變量， 二者共同稱為互補變量。 AFA邏輯(lu j)表達式(也叫邏輯(lu j)函數(shù)式)第20頁/共151頁第二十一頁，共151頁。10 01(b)(c)(a)FAFA1FA圖

10、 2 5 非門(fi mn)的邏輯符號(a) 常用(chn yn)符號； (b) 國外流行符號； (c) 國標符號 邏輯非的基本運算(yn sun)規(guī)則完成“非運算”的電路叫非門或者叫反相器，其邏輯符號如圖。邏輯符號第21頁/共151頁第二十二頁，共151頁。非邏輯關(guān)系表達方式及邏輯運算規(guī)律(gul)非邏輯電路(lu j din l)圖非邏輯運算規(guī)律(gul)0 1 10非邏輯符號F =A非邏輯關(guān)系表達式FARE第22頁/共151頁第二十三頁，共151頁。2.2 2.2 常用常用(chn yn)(chn yn)復(fù)合邏輯復(fù)合邏輯 “與非”邏輯(lu j)是“與”邏輯(lu j)和“非”邏輯(lu

11、 j)的組合。 先“與”再“非”。 其表達式為_BAF“與非與非”邏輯邏輯(lu j)第23頁/共151頁第二十四頁，共151頁。(b)(c)(a)FBAFABFA&B圖圖 2 6 與非門的邏輯符號與非門的邏輯符號(fho)(a) 常用符號常用符號(fho)； (b) 國外流行符號國外流行符號(fho)； (c) 國標國標符號符號(fho) 實現(xiàn)“與非”邏輯(lu j)運算的電路叫“與非門”。 其邏輯(lu j)符號如圖2 - 6所示。 第24頁/共151頁第二十五頁，共151頁。 “或非”邏輯(lu j)是“或”邏輯(lu j)和“非”邏輯(lu j)的組合。 先“或”后“非”。 其表達式為

12、： _BAF“或非或非”邏輯邏輯(lu j)第25頁/共151頁第二十六頁，共151頁。 實現(xiàn)“或非”邏輯(lu j)運算的電路叫“或非門”。其邏輯(lu j)符號如圖2 - 7所示。 (b)(c)(a)FBAFABA1FB圖 2 7 或非門的邏輯符號(fho)(a) 常用符號(fho)； (b) 國外流行符號(fho)； (c) 國標符號(fho) 第26頁/共151頁第二十七頁，共151頁。 “與或非”邏輯(lu j)是“與”、 “或”、 “非”三種基本邏輯(lu j)的組合。 先“與”再“或”最后“非”。 其表達式為： “與或非與或非”邏輯邏輯(lu j)FABCD第27頁/共151頁第

13、二十八頁，共151頁。 實現(xiàn)“與或非”邏輯運算的電路(dinl)叫“與或非門”。其邏輯符號如圖2 - 8所示。 (b)(c)(a)FBADCFABCDFBADC1&圖 2 8 與或非門的邏輯(lu j)符號(a) 常用符號； (b) 國外流行符號； (c) 國標符號第28頁/共151頁第二十九頁，共151頁。若兩個輸入變量A、B的取值相異，則輸出變量F為1；若A、 B的取值相同(xin tn)， 則F為0。這種邏輯關(guān)系叫“異或”邏輯，其邏輯表達式為： 讀作“F等于A異或B”。_BABABAF“異或異或”邏輯邏輯(lu j)及及“同或同或”邏輯邏輯(lu j)1. 兩變量(binling)的“異

14、或”及“同或”邏輯(1)“異或” 邏輯第29頁/共151頁第三十頁，共151頁。 實現(xiàn)(shxin)“異或”運算的電路叫“異或門”。 其邏輯符號如圖2 - 9所示。 (c)(a)FABFBAFAB 1(b)圖 2 9 異或門的邏輯符號(fho)(a) 常用符號(fho)； (b) 國外流行符號(fho)； (c) 國標符號(fho) 第30頁/共151頁第三十一頁，共151頁。 若兩個輸入變量A、B的取值相同，則輸出變量F為1； 若A、B取值相異(xin y)，則F為0。這種邏輯關(guān)系叫“同或”邏輯，也叫“符合”邏輯。其邏輯表達式為：BABABAF_(2) “同或”邏輯(lu j)第31頁/共1

15、51頁第三十二頁，共151頁。 實現(xiàn)(shxin)“同或”運算的電路叫“同或門”。 其邏輯符號如圖2 - 10所示。 (b)(c)(a)FABFBAFAB圖 2 10 同或門的邏輯(lu j)符號(a) 常用符號； (b) 國外流行符號； (c) 國標符號 第32頁/共151頁第三十三頁，共151頁。兩變量(binling)的“異或”及“同或”邏輯的真值表如表2 - 4所示。 表 2-4 “異或”及“同或”邏輯(lu j)真值表 A B0 00 11 01 101101001BAFBAF“異或”運算(yn sun)也叫“模2加”運算(yn sun)。第33頁/共151頁第三十四頁，共151頁。

16、 反函數(shù)的定義：對于輸入變量(binling)的所有取值組合，函數(shù)F1和F2的取值總是相反，則稱F1和F2互為反函數(shù),記作： 1221FFFF或 由表2 - 4可知，兩變量(binling)的“異或邏輯”和“同或邏輯”互為反函數(shù)。即 由對偶規(guī)則(guz)(見第三章)可知， AB和A B互為對偶式。 第34頁/共151頁第三十五頁，共151頁。 2. 多變量多變量(binling)的的“異或異或”及及“同或同或”邏輯邏輯 多變量(binling)的“異或”或“同或”運算， 要利用兩變量(binling)的“異或門”或“同或門”來實現(xiàn)。(1)多變量(binling)的“異或” 邏輯第35頁/共15

17、1頁第三十六頁，共151頁。圖 2 12 多變量(binling)的“同或”電路(2)多變量(binling)的“同或” 邏輯第36頁/共151頁第三十七頁，共151頁。 (3) n個變量的“異或”邏輯的輸出值和輸入(shr)變量取值的對應(yīng)關(guān)系是：輸入(shr)變量的取值組合中，有奇數(shù)個1時，“異或”邏輯的輸出值為1；反之，輸出值為0。利用此特性，可作為奇偶校驗碼校驗位的產(chǎn)生電路。 “異或”邏輯電路，可以用作奇校驗碼的接收端的錯碼檢測電路。當它輸出“0”時，表示輸入(shr)代碼有錯碼；當它輸出“1”時，表示輸入(shr)代碼無錯碼。 (有可能有偶數(shù)位錯碼，但發(fā)生的概率很小。)也可用于偶校驗碼

18、的錯碼檢測，只是其輸出值“1”和“0”的含義與檢測奇校驗碼時相反。 第37頁/共151頁第三十八頁，共151頁。 (4) 偶數(shù)個變量的“同或”，等于(dngy)這偶數(shù)個變量的“異或”之非。如： A B= A B C D= 奇數(shù)個變量的“同或”， 等于(dngy)這奇數(shù)個變量的“異或”。如： _BA_DCBAA B C= CBA第38頁/共151頁第三十九頁，共151頁。2.3 正負正負(zhn f)邏輯邏輯 在數(shù)字系統(tǒng)中，邏輯值是用邏輯電平表示的。若用邏輯高電平UOH表示邏輯“真”，用邏輯低電平UOL表示邏輯“假”，則稱為正邏輯；反之，則稱為負邏輯。 本教材采用(ciyng)正邏輯。 當規(guī)定“

19、真”記作“1”，“假”記作“0”時，正邏輯可描述為：若UOH代表“1”，UOL代表“0” ；反之，則為負邏輯。 UOH和UOL的差值(叫邏輯擺幅)愈大，則“”和“0”的區(qū)別越明顯，電路可靠性越高。 正負正負(zhn f)邏輯邏輯第39頁/共151頁第四十頁，共151頁。 邏輯運算的優(yōu)先級別(jbi)決定了邏輯運算的先后順序。 在求解邏輯函數(shù)時，應(yīng)首先進行級別(jbi)高的邏輯運算。各種邏輯運算的優(yōu)先級別(jbi)，優(yōu)先順序為：圓括號 非運算 與運算 或運算。邏輯運算的優(yōu)先邏輯運算的優(yōu)先(yuxin)級別級別加同或異或乘括號長非號第40頁/共151頁第四十一頁，共151頁。 “與與”、“或或”、

20、“非非”是邏輯代數(shù)中三種最基本的邏輯運算。是邏輯代數(shù)中三種最基本的邏輯運算。 任何邏輯函數(shù)都可以用這三種運算的組合來構(gòu)成。即任何任何邏輯函數(shù)都可以用這三種運算的組合來構(gòu)成。即任何數(shù)字系統(tǒng)都可以用這三種邏輯門來實現(xiàn)。因此數(shù)字系統(tǒng)都可以用這三種邏輯門來實現(xiàn)。因此(ync)，稱，稱“與與”、“或或”、 “非非”是一個完備集合，簡稱完備集。但是，是一個完備集合，簡稱完備集。但是，它不是最好的完備集，因為用它實現(xiàn)邏輯函數(shù)，必須同時它不是最好的完備集，因為用它實現(xiàn)邏輯函數(shù)，必須同時使用三種不同的邏輯門，這對數(shù)字系統(tǒng)的制造、維修都不使用三種不同的邏輯門，這對數(shù)字系統(tǒng)的制造、維修都不方便。方便。邏輯運算的完備

21、邏輯運算的完備(wnbi)性性第41頁/共151頁第四十二頁，共151頁。 利用“與”和“非”可以得出“或”；利用“或”和“非”可以得出“與”。因此，“與非”、“或非”、 “與或非”這三種復(fù)合運算中的任何一種都能實現(xiàn)“與”、 “或”、“非”的功能，即這三種復(fù)合運算各自都是完備集。因此，利用“與非門”、“或非門”、“與或非門”中的任何一種， 都可以實現(xiàn)任何邏輯函數(shù)，這給數(shù)字系統(tǒng)(xtng)的制造、維修帶來了極大的方便。 邏輯運算的完備(wnbi)性第42頁/共151頁第四十三頁，共151頁。2.4 集集 成成 邏邏 輯輯 門門 若集成電路完成的功能是邏輯(lu j)功能則稱為邏輯(lu j)集成

22、電路；若集成電路完成的功能是數(shù)字功能，則稱為數(shù)字集成電路。最簡單的數(shù)字集成電路是集成邏輯(lu j)門。集成邏輯(lu j)門分類：雙極性晶體管邏輯門單極性絕緣(juyun)柵場效應(yīng)管邏輯門，簡稱MOS門。 第43頁/共151頁第四十四頁，共151頁。 單極性MOS門主要有PMOS門(P溝道增強型MOS管構(gòu)成的邏輯門)、NMOS門(N溝道增強型MOS管構(gòu)成的邏輯門)和CMOS門(利用PMOS管和NMOS管構(gòu)成的互補電路(dinl)構(gòu)成的門電路(dinl)，故又叫做互補MOS門 雙極性晶體管邏輯(lu j)門主要有TTL門(晶體管-晶體管邏輯(lu j)門)、ECL門(射極耦合邏輯(lu j)門

23、)和I2L門(集成注入邏輯(lu j)門)等第44頁/共151頁第四十五頁，共151頁。與非門與非門 典型典型(dinxng)的的TTL與非門的電路如圖與非門的電路如圖2 - 13(a) 。 R1bUCCe1e2e3cA B CR1VD1VD2VD3e1e2e3cABCVD4P1bUCC(b)UCC 5 Vb1V23 kc1e1e2e3ABCV1750R2R43 k360100R5V3V4V5FUO(a)c2R1R3圖 2 13 典型(dinxng)的TTL與非門電路 (a) 電路原理圖； (b) 多射極晶體管的等效電路第45頁/共151頁第四十六頁，共151頁。（3）晶體管V3、V4、V5和

24、電阻R4、R5構(gòu)成輸出級，它們的功能(gngnng)是非運算。 在正常工作時，V4和V5總是一個截止，另一個飽和。 1. 電路(dinl)結(jié)構(gòu)（1）輸入級的功能是對輸入變量A、B、C實現(xiàn)“與運算” 。（2）晶體管V2和電阻R2、R3構(gòu)成中間級，其集電極和發(fā)射極各輸出(shch)一個極性相反的電平，分別用來控制晶體管V4和V5的工作狀態(tài)。 第46頁/共151頁第四十七頁，共151頁。 (1) 輸入端至少有一個為低電平(UIL=0.3V)。當輸入端至少有一個接低電平UIL(0.3V)時，接低電平的發(fā)射結(jié)正向?qū)?，則V1的基極電位UB1=UBE1+UIL=0.7+0.3=1V。為使V1的集電結(jié)及V2

25、和V5的發(fā)射結(jié)同時導通，UB1至少應(yīng)當?shù)扔?.1V(UB1=UBC1+UBE2+UBE5)。現(xiàn)在UB1=1V，所以，V2和V5必然截止。由于V2截止，故IC20，R2中的電流也很小， 因而R2上的電壓(diny)很小。因此有 VUUURCCC5222. 功能分析第47頁/共151頁第四十八頁，共151頁。 該電壓使V3和V4的發(fā)射結(jié)處于良好(lingho)的正向?qū)顟B(tài)，V5處于截止狀態(tài)，此時輸出電壓等于高電平(3.6 V)。 UO=UOH=UC2-UBE3-UBE4=5-0.7-0.7=3.6V此值未計入R2上的壓降，所以實際的UOH小于3.6V。 當UO=UOH時，稱與非門處于關(guān)閉狀態(tài)。

26、VUUURCCC522第48頁/共151頁第四十九頁，共151頁。 (2) 輸入端全部接高電平(UIH=3.6V)。V1的基極電位UB1最高不會超過2.1V。因為當UB12.1V時，V1的集電結(jié)及V2和V5的發(fā)射結(jié)會同時導通，把UB1鉗在 UB1=UBC1+UBE2+UBE5 =0.7+0.7+0.7=2.1V。所以，當各個輸入端都接高電平UIH(3.6V)時，V1的所有(suyu)發(fā)射結(jié)均截止。這時+UCC通過R1使V1的集電結(jié)及V2和V5的發(fā)射結(jié)同時導通，從而使V2和V5處于飽和狀態(tài)。此時V2的集電極電位為： UC2=UCES2+UBE50.3+0.7=1V第49頁/共151頁第五十頁，共

27、151頁。 UC2加到V3的基極，由于R4的存在，可以使V3導通。所以，V4的基極電位(din wi)和射極電位(din wi)分別為： UB4=UE3UC2-UBE3=1-0.7=0.3VUE4=UCES50.3V可見，V4的發(fā)射結(jié)偏壓UBE4=UB4-UE4=0.3-0.3=0V，所以，V4處于截止狀態(tài)。 在V4截止、V5飽和的情況下，輸出電壓UO為： UO=UOL=UCES50.3V UO=UOL時，稱與非門處于開門狀態(tài)。 第50頁/共151頁第五十一頁，共151頁。 綜上所述： 當輸入端至少有一端(ydun)接低電平(0.3V)時， 輸出為高電平(3.6V)； 當輸入端全部接高電平(3

28、.6V)時， 輸出為低電平(0.3 V)。由此可見，該電路的輸出和輸入之間滿足“與非”邏輯關(guān)系 _CBAF第51頁/共151頁第五十二頁，共151頁。 (3) 輸入端全部懸空。輸入端全部懸空時，V1管的發(fā)射結(jié)全部截止(jizh)。+UCC通過R1使V1的集電結(jié)及V2和V5的發(fā)射結(jié)同時導通，使V2和V5處于飽和狀態(tài)，則UB3=UC2=UCES+UBE5=0.3+0.7=1V。由于R4的作用，V3導通， 故UBE3=0.7 V。此時V2的發(fā)射結(jié)電壓為： UBE4=UB4-UE4=UE3-UCES5=UB3-UBE3-UCES51-0.7-0.3=0V所以V4處于截止(jizh)狀態(tài)。 第52頁/共

29、151頁第五十三頁，共151頁。 該電路在輸入端全部懸空時，V4截止，V5飽和。故其輸出電壓UO為： UO=UCES50.3V 可見輸入端全部懸空和輸入端全部接高電平時，該電路的工作狀態(tài)完全相同。所以，TTL電路的某輸入端懸空，可以等效地看作(kn zu)該端接入了邏輯高電平。實際電路中，懸空易引入干擾，故對不用的輸入端一般不懸空， 應(yīng)作相應(yīng)的處理。 第53頁/共151頁第五十四頁，共151頁。 設(shè)V1的發(fā)射極A通過RE接地，其它輸入(shr)端均接高電平，如圖所示。在+UCC的作用下，接RE的發(fā)射結(jié)必然導通，在RE上形成電壓UEA。RE越大，其壓降UEA越大。實驗測知: RE0.7 k，其端

30、電壓就相當于邏輯低電平。使與非門輸出高電平，即與非門處于關(guān)門狀態(tài)。(4) 一個輸入端通過(tnggu)電阻RE接地，其它輸入端接高電平R1 UCCUB1V2V5R3V1UEACBUIHREA第54頁/共151頁第五十五頁，共151頁。 RE2k，則其端電壓UEA達到1.4V，此時V1管的基極電位UB1=UBE1+UEA=0.7+1.4=2.1V，從而使V5導通，V4截止，與非門輸出低電平，即與非門處于(chy)開門狀態(tài)。 由于V1管的基極電位UB1不可能高于2.1V，因此，不管RE的阻值有多大，其端電壓最高為1.4 V。該電壓值雖然與高電平(3.6)相差甚遠，但其效果相當于在該端接入了高電平。

31、R1 UCCUB1V2V5R3V1UEACBUIHREA第55頁/共151頁第五十六頁，共151頁。為使與非門可靠地工作在關(guān)門狀態(tài)，RE所允許的最大阻值叫該與非門的關(guān)門電阻，記作ROFF。為使與非門可靠地工作在開門狀態(tài)，RE所允許的最小阻值叫該與非門的開門電阻，記作RON。由上述分析可知，典型TTL與非門的ROFF=0.7 k，RON=2k。考慮到不同(b tn)類型的TTL與非門，其內(nèi)部結(jié)構(gòu)及元件參數(shù)會有所不同(b tn)，故它們的ROFF及RON也會有所差異。所以，在工程技術(shù)中，TTL與非門的ROFF和RON分別取值為0.5 k和2 k。 綜合上述，當TTL與非門的某一輸入端通過電阻R接地

32、時，若R0.5k，則該端相當于輸入邏輯低電平；若R2 k，則該端相當于輸入邏輯高電平。 當與非門的某一輸入端通過電阻RE接參考地(其它(qt)輸入端接高電平)時第56頁/共151頁第五十七頁，共151頁。 (1) 輸出高電平UOH和輸出低電平UOL。與非門至少一個輸入端接低電平時的輸出電壓叫輸出高電平，記作UOH。不同型號的TTL與非門，其內(nèi)部結(jié)構(gòu)有所不同，故其UOH也不一樣。 即使(jsh)同一個與非門，其UOH也隨負載的變化表現(xiàn)出不同的數(shù)值。 但是只要在2.43.6V之間即認為合格。UOH的標準值是3V。 與非門的所有輸入端都接高電平時的輸出電壓叫輸出低電平，記作UOL。其值只要在00.5

33、V之間即認為合格。UOL的標準值是0.3V。 3. 主要參數(shù)主要參數(shù)第57頁/共151頁第五十八頁，共151頁。 開門(ki mn)電平UON是保證與非門輸出標準低電平時，允許輸入的高電平的最小值。 只有輸入電平大于UON，與非門才進入開門(ki mn)狀態(tài)，輸出低電平。即UON是為使與非門進入開門(ki mn)狀態(tài)所需要輸入的最低電平。一般UON在1.41.8 V之間。 關(guān)門電平UOFF是保證與非門輸出標準高電平的90%(2.7 V)時，允許輸入的低電平的最大值。只有輸入電平低于UOFF，與非門才進入關(guān)門狀態(tài)，輸出高電平。即UOFF是為使與非門進入關(guān)門狀態(tài)所需要輸入的最高電平。一般UOFF在

34、0.81 V之間。 (2) 開門電平(din pn)UON和關(guān)門電平(din pn)UOFF第58頁/共151頁第五十九頁，共151頁。 當與非門的輸入端全接高電平時，其輸出應(yīng)為低電平，但是若輸入端竄入負向干擾電壓，就會使實際輸入電平低于UON，致使輸出電壓不能保證為低電平。在保證與非門輸出低電平的前提條件下,允許(ynx)疊加在輸入高電平上的最大負向干擾電壓叫高電平噪聲容限(或叫高電平干擾容限)，記作UNH。其值一般為： UNH=UIH-UON=3-1.8=1.2V UIH=3 V是輸入高電平的標準值。 (3) 噪聲容限UNH和UNL第59頁/共151頁第六十頁，共151頁。 當與非門的輸入

35、端接有低電平時，其輸出應(yīng)為高電平。 若輸入端竄入正向干擾，以致使(zhsh)輸入低電平疊加上該干擾電壓后大于UOFF，則輸出就不能保證是高電平。在保證與非門輸出高電平的前提下，允許疊加在輸入低電平上的最大正向干擾電壓叫低電平噪聲容限(或叫低電平干擾容限)，記作UNL。 其值為： UNL=UOFF-UIL=0.8-0.3=0.5VUIL=0.3V是輸入低電平的標準值。第60頁/共151頁第六十一頁，共151頁。 平均傳輸延遲時間是衡量門電路運算速度的重要指標。當輸入端接入輸入信號后，需要經(jīng)過一定(ydng)的時間td，才能在輸出端產(chǎn)生對應(yīng)的輸出信號。 td就叫傳輸延遲時間。 從輸入端接入高電平開

36、始，到輸出端輸出低電平為止，所經(jīng)歷的時間叫導通延遲時間，記作tpHL。測試時，把輸入波形的上升邊沿的中點，到對應(yīng)輸出波形下降邊沿的中點之間的時間間隔作為tpHL的值。(4) 平均(pngjn)傳輸延遲時間tpd第61頁/共151頁第六十二頁，共151頁。UIUOAAtpHLBBtpLH圖 2 15 TTL與非門的延遲時間 導通延遲時間截止(jizh)延遲時間第62頁/共151頁第六十三頁，共151頁。 從輸入端接入低電平開始，到輸出端輸出高電平為止，所經(jīng)歷的時間(shjin)叫截止延遲時間(shjin)，記作tpLH。測試時， 把輸入波形的下降邊沿的中點到對應(yīng)輸出波形的上升邊沿的中點之間的時間

37、(shjin)間隔作為tpLH的值。 平均傳輸延遲時間(shjin)tpd是tpHL和tpLH的平均值，即 TTL門的tpd在340 ns之間。 )(21pLHpHLpdttt第63頁/共151頁第六十四頁，共151頁?？蛰d功耗 輸出端不接負載時，門電路消耗的功率叫空載功耗。動態(tài)功耗 門電路的輸出狀態(tài)(zhungti)由UOH變?yōu)閁OL(或相反)時， 門電路消耗的功率。 靜態(tài)功耗 門電路的輸出狀態(tài)(zhungti)不變時，門電路消耗的功率。靜態(tài)功耗又分為截止功耗和導通功耗。 截止功耗POFF 門輸出高電平時消耗的功率；導通功耗PON 門輸出低電平時消耗的功率。導通功耗大于截止功耗。 作為門電路

38、的功耗指標通常是指空載導通功耗。TTL門的功耗范圍為122 mW。 (5) 空載(kn zi)功耗第64頁/共151頁第六十五頁，共151頁。門的平均延遲時間tpd和空載導通功耗PON的乘積叫功耗延遲積或功耗速度積，也叫品質(zhì)因數(shù)， 簡稱pd積。記作M品質(zhì)因數(shù) M=PONtpd若PON的單位是mW，tpd的單位是ns，則M的單位是pJ(微微焦耳)。M是全面衡量一個門電路品質(zhì)的重要(zhngyo)指標。M越小， 其品質(zhì)越高。 (6) 功耗(n ho)延遲積M第65頁/共151頁第六十六頁，共151頁。表表 2 5 74系列系列(xli)TTL與非門的傳輸延遲時間與非門的傳輸延遲時間tpd和功耗和功

39、耗PON 產(chǎn)品型號 傳輸延遲時間tpd/ns 功耗PON/mW 產(chǎn)品名稱的意義74001010標準TTL74H00622高速TTL74L00331低功耗TTL74S00319肖特基TTL74LS009.52低功耗肖特基TTL74ALS003.51.3先進低功耗肖特基TTL74AS0038先進肖特基TTL第66頁/共151頁第六十七頁，共151頁。 輸入短路電流IIS是把與非門的一個輸入端直接接地(其它輸入端懸空)時，由該輸入端流向參考地的電流，也叫低電平輸入電流。 IIS的典型值約為1.5mA。 輸入漏電流IIH是把與非門的一個輸入端接高電平(其它輸入端懸空)時，流入該輸入端的電流，也叫高電平

40、輸入電流。因為(yn wi)此時V1管處于倒置狀態(tài)，故IIH數(shù)值很小， 一般為幾十微安。 (7) 輸入短路(dunl)電流IIS和輸入漏電流IIH第67頁/共151頁第六十八頁，共151頁。最大灌電流IOLmax 是在保證與非門輸出標準低電平的前提下，允許流進輸出端的最大電流， 一般為十幾毫安。最大拉電流IOHmax是在保證與非門輸出標準高電平并且不出現(xiàn)過功耗的前提下，允許流出輸出端的最大電流，一般為幾毫安實際(shj)應(yīng)用中，若輸出電流超出IOLmax或IOHmax，則與非門就可能輸出不正確的邏輯電平。 (8) 最大灌電流(dinli)IOLmax和最大拉電流(dinli)IOHmax第68

41、頁/共151頁第六十九頁，共151頁。扇入系數(shù)是門電路的輸入(shr)端數(shù)。一般NI5，最多不超過8。當需要的輸入(shr)端數(shù)超過NI時，可以用與擴展器來實現(xiàn)。 (9) 扇入系數(shù)(xsh)NI扇出系數(shù)是在保證門電路輸出正確的邏輯電平和不出現(xiàn)(chxin)過功耗的前提下，其輸出端允許連接的同類門的輸入端數(shù)。 NO由IOLmax/IIS和IOHmax/IIH中的較小者決定。一般NO8，NO越大，表明門的負載能力越強。 (10) 扇出系數(shù)NO第69頁/共151頁第七十頁，共151頁。最小負載電阻是為保證門電路輸出正確的邏輯電平，在其輸出端允許接入的最小電阻(或最小等效(dn xio)電阻)。 在門

42、的輸出端接上負載電阻RL后，只要RL的阻值不趨近于零，對于輸出低電平幾乎無影響。但RL阻值太小， 會使門電路無法輸出正確的高電平。 (11) 最小負載電阻RLmin第70頁/共151頁第七十一頁，共151頁。因為與非門處于關(guān)門狀態(tài)時，應(yīng)當(yngdng)輸出高電平，此時流經(jīng)RL的電流IRL的實際方向是由門的輸出端經(jīng)RL流向參考地，如圖2-16所示。 屬于門電路的拉電流的最大允許值為IOHmax。與非門的輸出電平UO=IRLRL。若RL阻值太小，就會使得IRL達到允許的最大值IOHmax時，輸出電平仍低于UOHmin，從而造成邏輯錯誤。為了輸出正確的邏輯高電平，RL的阻值必須滿足如下的不等式：

43、V4R4UCCR2V3R5RLUOIO圖 2-16 接入RL輸出(shch)UOH的情況 第71頁/共151頁第七十二頁，共151頁。maxminminmaxminminmaxOHOHLOHOHLOHLOHIURIURURI即亦即 對于TTL標準系列，按上式求得的RLmin的阻值范圍為150200，為留有余地，一般取RLmin=200。對于TTL改進系列(如高速系列及低功耗系列等)，按上式求得的RLmin相差(xin ch)很大，很難確定一個參考值。在實際工作中，應(yīng)根據(jù)給定的參數(shù)按上式進行計算。 第72頁/共151頁第七十三頁，共151頁。 (12) 輸入(shr)高電平UIH和輸入(shr)

44、低電平UIL 一般取UIH2 V，UIL0.8V。 第73頁/共151頁第七十四頁，共151頁。OC門的典型(dinxng)電路及邏輯符號如圖所示。為什么要用OC門圖 218 OC門電路1. OC門門(集電極開路集電極開路(kil)門門) 門和三態(tài)門門和三態(tài)門第74頁/共151頁第七十五頁，共151頁。 一般的一般的TTL門電路，不論門電路，不論輸出高電平，還是輸出低電輸出高電平，還是輸出低電平，其輸出電阻都很低，只平，其輸出電阻都很低，只有幾歐姆至幾十歐姆。因此有幾歐姆至幾十歐姆。因此不能把兩個或兩個以上的不能把兩個或兩個以上的TTL門電路的輸出端直接并接在門電路的輸出端直接并接在一起。否則

45、，當其中一個輸一起。否則，當其中一個輸出高電平，另一個輸出低電出高電平，另一個輸出低電平時，它們中的導通管，就平時，它們中的導通管，就會在會在+UCC和地之間形成一個和地之間形成一個低阻串聯(lián)通路。因此產(chǎn)生低阻串聯(lián)通路。因此產(chǎn)生(chnshng)的大電流會導致的大電流會導致門電路因功耗過大而損壞。門電路因功耗過大而損壞。即使門電路不被損壞，也不即使門電路不被損壞，也不能輸出正確的邏輯電平，從能輸出正確的邏輯電平，從而造成邏輯混亂。圖而造成邏輯混亂。圖2 - 17是是門門1輸出高電平，門輸出高電平，門2輸出低輸出低電平時，兩者的并聯(lián)情況。電平時，兩者的并聯(lián)情況。 OC門和三態(tài)門圖21 7兩個(li

46、n )TTL門輸出端并聯(lián)情況第75頁/共151頁第七十六頁，共151頁。 因為門1輸出高電平，所以其V4管飽和導通(其V5管截止，圖中未畫)。 而門2輸出低電平，所以其V5管飽和導通(其V4管截止，未畫)。門1和門2的輸出端直接(zhji)并接后，則UCC經(jīng)R5和處于飽和導通狀態(tài)的V4(門1)管和V5(門2)管到參考地， 會產(chǎn)生很大的電流。使得兩個門電路因功耗過大而損壞。 即使僥幸門未損壞，則其輸出電平UO為： 第76頁/共151頁第七十七頁，共151頁。VRIUUUULCCRCCO5 . 1)(21)(2155此值既不屬于邏輯(lu j)高電平，也不屬于邏輯(lu j)低電平。 OC門和三態(tài)

47、門是允許輸出端直接并接在一起的兩種TTL門。 第77頁/共151頁第七十八頁，共151頁。FABV1V5V2R3 UCCR2R1(a)ABFABF&(b)(c)(a)電路(dinl)； (b) 常用符號； (c) 國標符號(b)圖 218 OC門電路(dinl)OC門門(集電極開路集電極開路(kil)門門) 第78頁/共151頁第七十九頁，共151頁。 OC門的電路特點是其輸出管的集電極開路。使用時，必須(bx)外接“上拉電阻RC”和+UCC相連。多個OC門輸出端相連時，可以共用一個上拉電阻RC， 如圖所示。 (a)(b)BADCFF1F2&ABCD門2門1F1F2線與FRCICC(a) 線與

48、邏輯電路； (b) 等效邏輯圖圖 2 19 多個(du )OC門并聯(lián) (1) 電路(dinl)結(jié)構(gòu)及功能分析第79頁/共151頁第八十頁，共151頁。 OC門接入上拉電阻RC后，與圖2 - 13所示的與非門的差別僅在于用外接電阻RC取代(qdi)了由V3和V4構(gòu)成的有源負載。 當其輸入中有低電平時，V2和V5均截止，F(xiàn)端輸出高電平； 當其輸入全是高電平時，V2和V5導通，只要RC的取值足夠大，V5就可以達到飽和，使F端輸出低電平。可見OC門外接上拉電阻RC后，就是一個與非門。 兩個OC門輸出端并聯(lián)的電路如圖所示。 多個(du )OC門并聯(lián) 第80頁/共151頁第八十一頁，共151頁。 若F1=

49、0, F2=1，即OC1的輸出管V5導通，OC2的V5管截止，則流過RC的電流ICC全部灌入OC1的V5管。只要RC的阻值足夠大，就會使OC1的V5管飽和(boh)。此時，ICC等于OC1的V5管的集電極電流IC5。所以：UO=UCC-URC=UCC-ICCRC=UCC-IC5RC=UCES5=UOL式中，UCES5是V5管的飽和(boh)壓降?？梢姡灰狥1和F2中之一為邏輯“”，則輸出F就為“0”。第81頁/共151頁第八十二頁，共151頁。 若F1=F2=0，即兩個門的輸出管都導通，則流過RC的電流(dinli)ICC是兩個輸出管的集電極電流(dinli)之和。其值要比一個輸出管導通時大

50、，因此，輸出電平UO更低，即F=0。 第82頁/共151頁第八十三頁，共151頁。 若F1=F2=1, 即兩個(lin )OC門的輸出管均截止，則流過RC的電流ICC是兩個(lin )輸出管的穿透電流之和，即ICC=2ICEO5。所以UO=UCC-ICCRC=UCC-2ICEO5RC=UOH 故F=1。 表 2-6 邏輯(lu j)功能表 F1 F2 F0 00 11 01 10001第83頁/共151頁第八十四頁，共151頁。 通過上述分析可知，由于RC的阻值較大，因此，不論兩個OC門處于何種狀態(tài)(zhungti)，在+UCC和地之間都不會出現(xiàn)低阻通路，電路可以安全工作。兩個OC門并聯(lián)后實現(xiàn)

51、的邏輯功能:F與F1、F2之間,顯然是“與”邏輯關(guān)系， 即 F=F1F2第84頁/共151頁第八十五頁，共151頁。 由于這種“與”邏輯是兩個OC門的輸出線直接相連實現(xiàn)的， 故稱作“線與”。圖2 - 19實現(xiàn)的邏輯表達式為：F=F1F2=ABCD 除了TTL與非門可以做成OC門外，其它(qt)TTL門也可做成OC門，并且也能實現(xiàn)“線與”或“線或”。第85頁/共151頁第八十六頁，共151頁。 RC的選取原則是保證OC門輸出的高電平不低于UOHmin；輸出的低電平不大于UOLmax。 在OC門的實際應(yīng)用中，經(jīng)常需要多個OC門并聯(lián)后為多個負載(fzi)門提供輸入信號。圖2 - 20(a)、 (b)

52、是n個OC門并聯(lián)后為負載(fzi)門的m個輸入端提供輸入信號的兩種情況。 (2) RC的計算(j sun)第86頁/共151頁第八十七頁，共151頁。 圖2-20(a)是n個OC門全部輸出UOH的情況。此時所有(suyu)OC門的輸出管都截止，因此，流入每個OC門輸出端的電流都是其輸出管的穿透電流ICEO(OC門正常工作時，不論輸出UOH還是UOL，都不產(chǎn)生拉電流)；流入負載門各輸入端的電流都是高電平輸入漏電流IIH。各電流的實際方向如圖2 - 20(a)中所示。 第87頁/共151頁第八十八頁，共151頁。CHCEOCCCCCCCOHRmInIURIUU)(1為使UOHUOHmin，則必須(

53、bx)使HCEOOHCCCHCEOOHCCCOHCHCEOCCmInIUURmInIUURURmInIU1minmax1minmin1)(即故第88頁/共151頁第八十九頁，共151頁。 ICC和所有的負載電流全部流入唯一(wi y)導通門的輸出管V5 對導通門來說這是負載最重的情況。因為CSOLCCCCCCCOLSOLCCRmIIURIUUmIII)(11所以(suy)第89頁/共151頁第九十頁，共151頁。綜合(zngh)上述兩種情況，上拉電阻RC的取值范圍是： 為保證(bozhng)IOL=IOLmax時，UOLUOLmax，應(yīng)當使SOLOLCCCSOLOLCCCOLCSOLCCmII

54、UURmIIUURURmIIU1maxmaxmin1maxmaxmax1max)(即故式中，IOLmax是一OC門允許(ynx)的最大灌電流。RCminRCRCmax 第90頁/共151頁第九十一頁，共151頁。 實現(xiàn)多路信號在總線(zn xin)(母線)上的分時傳輸，如圖所示。E1A&RC&F1F2F3Fn&Byayb UCCD1D2E2D3E3DnEn圖 2 21 OC門實現(xiàn)總線(zn xin)傳輸 (3) OC門的應(yīng)用(yngyng)第91頁/共151頁第九十二頁，共151頁。 由OC門的功能分析可知(k zh)，OC門輸出的低電平UOL=UCES50.3V，高電平UOH=UCC-ICE

55、O5RCUCC。所以，改變電源電壓可以方便地改變其輸出高電平。只要OC門輸出管的U(BR)CEO大于UCC， 即可把輸出高電平抬高到UCC的值。OC門的這一特性， 被廣泛用于數(shù)字系統(tǒng)的接口電路，實現(xiàn)前級和后級的電平匹配。 實現(xiàn)電平(din pn)轉(zhuǎn)換抬高輸出高電平(din pn)第92頁/共151頁第九十三頁，共151頁。 圖2-22(a)是用來驅(qū)動發(fā)光二極管(LED)的。當OC門輸出UOL時，LED導通發(fā)光；當OC門輸出UOH時，LED截止熄滅(xmi)。 圖2-22(b)是用來驅(qū)動干簧繼電器的。二極管VD保護OC門的輸出管不被擊穿。工作過程：OC門輸出UOL時，有較大的電流經(jīng)繼電器線圈流入

56、OC門，干簧管被吸合，VD相當于開路，不影響電路工作。 驅(qū)動(q dn)非邏輯性負載圖 2 - 22OC門驅(qū)動(q dn)非邏輯性負載 第93頁/共151頁第九十四頁，共151頁。當OC門輸出UOH時，OC門的輸出管截止，流過線圈的電流突然減小為ICEO，干簧管斷開。此時若無VD，則線圈中的感應(yīng)電動勢與UCC同向串聯(lián)后，加到OC門的集電極和發(fā)射極之間，會使其集電結(jié)擊穿。接入VD后，與UCC極性相同(xin tn)的感應(yīng)電動勢使VD導通，感應(yīng)電動勢大大減小，OC門的輸出管就不會被擊穿。 圖 2 - 22OC門驅(qū)動(q dn)非邏輯性負載 第94頁/共151頁第九十五頁，共151頁。 圖2 - 2

57、2(c)是用來驅(qū)動脈沖變壓器的。脈沖變壓器與普通(ptng)變壓器的工作原理相同，只是脈沖變壓器可工作在更高的頻率上。 圖2-22(d)是用來驅(qū)動電容負載的，構(gòu)成鋸齒波發(fā)生器。 當UI=UOL時，OC門截止，UCC通過RC對電容C充電，UO近似線性上升；當UI=UOH時，OC門導通，電容通過OC門放電，UO迅速下降，在電容兩端形成鋸齒波電壓。 圖 2 - 22OC門驅(qū)動(q dn)非邏輯性負載 第95頁/共151頁第九十六頁，共151頁。 利用反演律可把圖2-19的輸出函數(shù)變換為： F=ABCD=AB+CD 用OC門實現(xiàn)“與或非”運算，要比用其它門的成本低。 OC門的外接電阻的大小(dxio)

58、會影響系統(tǒng)的開關(guān)速度， 其值越大， 工作速度越低。由于它只能在RCmin和RCmax之間取值，開關(guān)速度受到限制，故OC門只適用于開關(guān)速度不高的場合。 用來(yn li)實現(xiàn)“與或非”運算第96頁/共151頁第九十七頁，共151頁。一種三態(tài)與非門的電路及邏輯(lu j)符號如圖所示。 AFUCC 5 VV4V5V3V2V1B3 kR2R5R4UOR1b1e1e2R6G3 kR3360750100V6VD(a)(c)(d)(b)FBAGFABGFABENG圖 2 23 三態(tài)TTL與非門電路及符號 (a) 電路； (b) 常用(chn yn)符號； (c) 國外流行符號； (d) 國標符號2. 三態(tài)

59、門三態(tài)門(TS門或門或TSL門門) 第97頁/共151頁第九十八頁，共151頁。 當G=0(即G端輸入低電平)時，晶體管V6截止，其集電極電位UC6為高電平，使晶體管V1中與V6集電極相連的那個發(fā)射結(jié)也截止。由于和二極管VD的N區(qū)相連的PN結(jié)全截止， 故VD截止，相當于開路，不起任何作用。這時三態(tài)門和普通與非門一樣，完成(wn chng)“與非”功能，即F=AB。這是三態(tài)門的工作狀態(tài)，也叫選通狀態(tài)（使能狀態(tài))。 (1) 功能分析 選通狀態(tài)(zhungti)(使能狀態(tài)(zhungti) 第98頁/共151頁第九十九頁，共151頁。當G=1(即G端輸入高電平)時，V6飽和導通，UC6為低電平， 則

60、VD導通，使UC2被鉗制在1V左右，致使V4截止。同時UC6使V1管射極之一為低電平，所以V2、V5也截止。由于同輸出端相接的兩個晶體管V4和V5同時截止，因而輸出端相當于懸空或開路。這時三態(tài)門相對負載而言呈現(xiàn)高阻抗， 故稱這種狀態(tài)為高阻態(tài)或懸浮狀態(tài)，也叫禁止狀態(tài)。在禁止狀態(tài)下，三態(tài)門與負載之間無信號(xnho)聯(lián)系，對負載不產(chǎn)生任何邏輯功能，所以禁止狀態(tài)不是邏輯狀態(tài)，三態(tài)門也不是三值邏輯門，叫它“三態(tài)門”只是為區(qū)別于其它門的一種“方便稱呼”。 高阻態(tài)(禁止狀態(tài))第99頁/共151頁第一百頁，共151頁。 三態(tài)門的真值表G A BF1 X X0 0 00 0 10 1 00 1 1高阻1110

61、表 2-7 三態(tài)門的真值表 第100頁/共151頁第一百零一頁，共151頁。(2)三態(tài)門分類(fn li) 按邏輯功能分為(fn wi)四類三態(tài)與門三態(tài)與非門三態(tài)緩沖(hunchng)門三態(tài)非門(三態(tài)倒相門) 按控制模式分為兩類低電平有效的三態(tài)門(低電平選通低電平選通)高電平有效的三態(tài)門(高電平選通高電平選通)當當G=0時，三態(tài)門工作時，三態(tài)門工作;當當G=1時，時，三態(tài)門禁止三態(tài)門禁止.G=1時，三態(tài)門工時，三態(tài)門工作；當作；當G=0時，三態(tài)時，三態(tài)門禁止。門禁止。 按其內(nèi)部的有源器件分為兩類三態(tài)TTL門三態(tài)MOS門第101頁/共151頁第一百零二頁，共151頁。(a)(b)AGF1EN三態(tài)

62、緩沖門AGF1EN三態(tài)倒相門ABGF&EN三態(tài)與門ABGF&EN三態(tài)與非門AGF三態(tài)緩沖門1ENAGF三態(tài)倒相門1ENENABGF&三態(tài)與門ABGF&EN三態(tài)與非門圖 2 24 各種( zhn)三態(tài)門的邏輯符號 (3) 三態(tài)門的邏輯(lu j)符號第102頁/共151頁第一百零三頁，共151頁。 三態(tài)門主要用來實現(xiàn)多路數(shù)在總線上的分時傳送 為實現(xiàn)這一功能，必須保證在任何時刻只有一個三態(tài)門被選通，即只有一個門向總線傳送數(shù)據(jù)；否則，會造成總線上的數(shù)據(jù)混亂，并且損壞導通狀態(tài)的輸出管。傳送到總線上的數(shù)據(jù)可以同時被多個負載門接收(jishu)，也可在控制信號作用下，讓指定的負載門接收(jishu)。 (

63、4) 用途(yngt)圖 2 25(a) 三態(tài)門用于總線(zn xin)傳輸?shù)?03頁/共151頁第一百零四頁，共151頁。圖 2 25 (b) 三態(tài)門實現(xiàn)(shxin)雙向傳送 利用三態(tài)門可以(ky)實現(xiàn)信號的可控雙向傳送，如圖. 當G=0時，門1選通，門2禁止，信號由A傳送到B；當G=1時，門1禁止，門2選通，信號由B傳送到A。 實現(xiàn)信號(xnho)的可控雙向傳送第104頁/共151頁第一百零五頁，共151頁。因為輸出高電平時，三態(tài)門的V4管是按射極輸出器的方式工作，其輸出電阻小，輸出端的分布電容充電(chng din)速度快，uO很快由UOL變到UOH；而OC門在輸出高電平時，其輸出電阻

64、約等于外接的上拉電阻RC， 其值比射極輸出器的輸出電阻大得多，故對輸出分布電容的充電(chng din)速度慢，uO的上升時間長。在輸出低電平時，兩者的輸出電阻基本相等，故兩者uO的下降時間基本相同3. 三態(tài)門和三態(tài)門和OC門的性能門的性能(xngnng)比較比較(1) 三態(tài)門的開關(guān)(kigun)速度比OC門快第105頁/共151頁第一百零六頁，共151頁。 (3) OC門可以實現(xiàn)“線與”邏輯，而三態(tài)門則不能。若把多個三態(tài)門輸出端并聯(lián)在一起，并使其同時選通， 當它們的輸出狀態(tài)不同時，不但不能輸出正確的邏輯電平，而且(r qi)還會燒壞導通狀態(tài)的輸出管。 TTL產(chǎn)品中除與非門外，還有或非門、與或

65、非門、與門、 或門、 異或門等。 (2) 允許接到總線上的三態(tài)門的個數(shù)，原則上不受限制，但允許接到總線上的OC門的個數(shù)受到上拉電阻RC的取值條件(tiojin)的限制。第106頁/共151頁第一百零七頁，共151頁。 MOS邏輯門是用絕緣柵場效應(yīng)管制作的邏輯門。在半導體芯片上制作一個MOS管要比制作一個電阻容易，而且所占的芯片面積也小。所以(suy)，在MOS集成電路中，幾乎所有的電阻都用MOS管代替，這種MOS管叫負載管。在MOS邏輯電路中，除負載管有可能是耗盡型外，其它MOS管均為增強型。 集成集成(j chn)邏輯門邏輯門 MOS邏輯電路(lu j din l)有PMOSNMOSCMOS

66、 PMOS邏輯電路是用P溝道MOS管制作的。由于工作速度低，而且采用負電源，不便和TTL電路連接， 故其應(yīng)用受到限制。 第107頁/共151頁第一百零八頁，共151頁。 NMOS邏輯電路是用N溝道MOS管制作的。其工作速度比PMOS電路高，集成度高，而且采用正電源，便于和TTL電路連接。其制造工藝適宜制作大規(guī)模數(shù)字集成電路，如存儲器和微處理器等。但不適宜制作通用型邏輯集成電路。 (這種電路要求在一個芯片上制作若干不同(b tn)類型的邏輯門和觸發(fā)器。)主要是因為NMOS電路對電容性負載的驅(qū)動能力較弱。 第108頁/共151頁第一百零九頁，共151頁。 CMOS邏輯電路(dinl)是用P溝道和N溝道兩種MOS管構(gòu)成的互補電路(dinl)制作的。和PMOS、 NMOS電路(dinl)相比，CMOS電路(dinl)的工作速度高，功耗小，并且可用正電源，便于和TTL電路(dinl)連接。所以它既適宜制作大規(guī)模數(shù)字集成電路(dinl)，如寄存器、存儲器、微處理器及計算機中的常用接口等，又適宜制作大規(guī)模通用型邏輯電路(dinl)，如可編程邏輯器件等。第109頁/共151頁第一百一十頁，共151頁。