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1、 SOI抗輻射先進(jìn)技術(shù)分析 摘要:SOI以其獨(dú)特的隔離埋層結(jié)構(gòu)實(shí)現(xiàn)了器件、電路的全介質(zhì)隔離，因此具有漏電小、電容小、免疫閂鎖、響應(yīng)快、功耗低等優(yōu)點(diǎn)，在快速數(shù)字電路、抗輻射領(lǐng)域具有良好的應(yīng)用基礎(chǔ)。基于對(duì)SOI技術(shù)發(fā)展的前沿方案的介紹，探討溝道應(yīng)變技術(shù)以及薄埋層技術(shù)如何來(lái)優(yōu)化PDSOI的浮體效應(yīng)、自熱效應(yīng)，提高SOI的電路的速度，降低寄生效應(yīng)以及功耗損失。SOI技術(shù)對(duì)現(xiàn)有成熟的CMOS技術(shù)具有很高的兼容性，發(fā)展可行性巨大，必將打破體硅的極限，引發(fā)硬件行業(yè)的重大革命。 關(guān)鍵詞：SOI輻射；單粒子；總劑量；應(yīng)變硅 1引言 在近四十年的時(shí)間中，主要CMOS技術(shù)參數(shù)發(fā)展趨

2、勢(shì)是基于Dennard經(jīng)典等比例縮小原則。這一原則是集成電路制造技術(shù)中最有效的提升器件性能和降低能耗的方法。但隨著器件特征尺寸減小，短溝效應(yīng)、量子隧穿以及寄生效應(yīng)等問(wèn)題的出現(xiàn)使得傳統(tǒng)微電子器件技術(shù)逐漸難以滿足集成電路技術(shù)持續(xù)發(fā)展的需求，限制了集成電路的集成度、可靠性以及電路性能。SOI是一種三層結(jié)構(gòu)的新型硅基半導(dǎo)體材料，通過(guò)絕緣層實(shí)現(xiàn)了器件和襯底的介質(zhì)隔離，SOI具有以下的優(yōu)點(diǎn)：①由于采用絕緣介質(zhì)隔離，器件與襯底之間不存在電流通道，消除了體硅器件中常見(jiàn)的閂鎖效應(yīng)，提高了電路的可靠性；②具有良好的抗輻射特性；③減小了寄生電容，運(yùn)行速度提高了20％～35%，器件功耗減小了35％～70%[1]；④抑

3、制了襯底的脈沖電流干擾，減少了軟錯(cuò)誤的發(fā)生；⑤與現(xiàn)有的硅工藝兼容，可減少13%~20%的工序。自1970年代以來(lái)CMOS技術(shù)參數(shù)整體發(fā)展趨勢(shì)如圖1所示。 2SOI在抗輻射領(lǐng)域的應(yīng)用 由于SOICMOS電路實(shí)現(xiàn)了完全的介質(zhì)隔離，PN結(jié)面積小，不存在體硅CMOS技術(shù)中寄生的場(chǎng)區(qū)MOS管和可控硅機(jī)構(gòu)，因此輻射產(chǎn)生的光電流可以比體硅CMOS電路小近三個(gè)數(shù)量級(jí)，使SOI電路在抗單粒子事件、瞬時(shí)輻射等方面有著突出優(yōu)勢(shì)。2.1單粒子事件（SEU）。當(dāng)一個(gè)高能粒子入射到器件中的反偏的PN結(jié)耗盡區(qū)及下面的體硅區(qū)時(shí)，沿著粒子運(yùn)行的軌跡硅原子被電離，產(chǎn)生電子空穴對(duì)的等離子體。沿這個(gè)軌跡附近PN結(jié)

4、耗盡層發(fā)生短時(shí)塌陷并且使耗盡層電場(chǎng)的等位面變形，耗盡層變形區(qū)又稱為“漏斗”。在SOI器件中，入射的粒子也將沿著它的軌跡使硅發(fā)生電離。然而，由于在有源區(qū)和襯底之間存在著隱埋絕緣層，只有那些在薄SOI頂部硅膜內(nèi)產(chǎn)生的電子才能夠被收集。一般情況下的抗輻射應(yīng)用中，SOI硅膜厚度為150～300nm，因此，在硅中產(chǎn)生的電離化軌跡長(zhǎng)度比值就是SOI在抗SEU的加固性能方面優(yōu)于體硅器件的一級(jí)近似。能量粒子不同材料條件下的射入情況如圖2所示。SEU的幅度是以線性能量轉(zhuǎn)換（LET）為單位表示。定義為：其中，x為沿著粒子軌跡的直線距離，dW為粒子損失的并被硅吸收的能量，mv是硅的質(zhì)量，LET常以MeV?cm2/m

5、g為單位來(lái)表示。由SEU產(chǎn)生的電子-空穴對(duì)可以表示為：其中，w是產(chǎn)生一個(gè)電子-空穴對(duì)所必須的能量。在電子收集過(guò)程中，有可能會(huì)產(chǎn)生約1～10mA的SEU電流尖峰。由于SOI中收集電子的有效軌跡長(zhǎng)度的減少，使得SOI器件中SEU電流尖峰比體硅器件中的小50倍（對(duì)約200nm的SOI膜而言）。SEU截面以每邏輯位的等效面積（cm2/位）為量度單位。該截面越小，器件對(duì)輻射就越不敏感?？梢钥闯觯诳馆椛鋸?qiáng)度方面，150nm厚的SOI器件比500nm厚的SOI器件提高了10倍，比體硅CMOS器件提高更多。2.2劑量率效應(yīng)。在日輝或核爆炸事件中，在很短的時(shí)間間隔內(nèi)淀積大劑量的電磁能量，這就會(huì)產(chǎn)生劑量率效應(yīng)。

6、劑量率單位是rad(Si)s-1。1rad(Si)輻射在硅中產(chǎn)生約4103/cm3電子-空穴對(duì)。能量在短時(shí)間內(nèi)就被吸收，會(huì)在器件的耗盡區(qū)中產(chǎn)生明顯的光電流，產(chǎn)生的光電流可以表示為：式中，q為電子荷，Vdept是耗盡區(qū)的體積，g是載流子在硅中的產(chǎn)生常數(shù)，等于4.21013空穴-電子對(duì)/cm?rad(Si)s-1。在傳統(tǒng)CMOS器件中，這一光電流會(huì)引起閂鎖，對(duì)于SOI器件，由于實(shí)現(xiàn)了完全的介質(zhì)隔離，不存在體硅CMOS技術(shù)中寄生的場(chǎng)區(qū)MOS管和可控硅結(jié)構(gòu)，而且具有較小的PN結(jié)耗盡區(qū)體積，如圖4所示。因此輻射產(chǎn)生的光電流比體硅CMOS電路小近三個(gè)數(shù)量級(jí)，有很強(qiáng)的抗瞬時(shí)輻射能力2]。2.3總劑量輻射效應(yīng)

7、（TID）?？倓┝枯椛湫?yīng)是累積劑量的電離輻射效應(yīng)，通常以γ表示總劑量。電離輻射在SiO2中形成空間電荷機(jī)制如下：電離輻射在SiO2中激發(fā)電子-空穴對(duì)，一部分會(huì)被SiO2中的深空穴陷阱俘獲成為正的固定空間電荷。在正偏壓下，這些固定空間電荷比較多地集中在Si/SiO2界面附近。空穴在SiO2中的遷移過(guò)程有兩種模型，即激化子遷移模型和多極俘獲模型。電離輻射在Si/SiO2界面產(chǎn)生界面態(tài)。所謂界面態(tài)就是在Si/SiO2界面處存在于禁帶中的能級(jí)和能帶，他們可在很短的時(shí)間內(nèi)和半導(dǎo)體硅交換電荷。界面態(tài)在器件工作或測(cè)試過(guò)程中會(huì)和硅體內(nèi)交換載流子而使界面上帶電狀態(tài)發(fā)生變化[3]。產(chǎn)生和影響Si/SiO2界面的

8、因素很多，電離輻射就是其中的一類。當(dāng)未復(fù)合的空穴完全穿過(guò)SiO2時(shí)，空穴會(huì)在Si/SiO2界面或SiO2-柵極界面附近被俘獲，即：式中，fT為空穴俘獲率；Nht為陷阱密度；σht為空穴俘獲截面；ΔΧ為陷阱分布寬度?？昭ǚ@率可以從1%變到100%，取決于SiO2的質(zhì)量和作用在其上的電場(chǎng)強(qiáng)度。在Si/SiO2界面輻射誘生的陷阱密度可以有幾個(gè)數(shù)量級(jí)的增加。界面態(tài)的建立比空穴在氧化層中輸運(yùn)更慢。如果在柵極上加負(fù)偏壓，產(chǎn)生的陷阱量更低，在低溫下幾乎沒(méi)有陷阱產(chǎn)生。2.4各類器件對(duì)比。由于SOI器件的有源區(qū)體積小，而且是全介質(zhì)隔離，所以漏電流比體硅電流低。如前所述，在這些工作條件中，SOI器件優(yōu)于體硅CM

9、OS器件，SOIMOSFET與體硅器件相比具有抗SEU和抗γ輻射性能。SOI電路也無(wú)閂鎖效應(yīng)，但是在體硅CMOS中，SEU或者γ射線的光電流卻可以觸發(fā)閂鎖效應(yīng)。對(duì)于SEU或γ輻射，SOI電路優(yōu)于體硅CMOS電路，目前SIMOX存貯器電路（64KSRAM）具有SEU失效率為10-9/位?天（最壞情況下的地球同步軌道失效率）并且在1011rad(Si)/s的劑量率輻射下仍能保持電路功能。這些數(shù)字表明，與體硅電路相比，SOI電路的抗輻射強(qiáng)度提高了100倍。 3抗輻射特性研究現(xiàn)狀 國(guó)內(nèi)從80年代以來(lái)先后開(kāi)展SOI技術(shù)研究的單位有：中國(guó)科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所（原上海冶金研究

10、所）、北京大學(xué)微電子所、清華大學(xué)微電子所、北京師范大學(xué)、東南大學(xué)、復(fù)旦大學(xué)、吉林大學(xué)、中國(guó)科學(xué)院半導(dǎo)體所、微電子中心等。國(guó)外研究SOI技術(shù)起步更早。以美國(guó)為例，美國(guó)圣的亞哥國(guó)家實(shí)驗(yàn)室提出了輻射加固計(jì)劃，圖5給出了該實(shí)驗(yàn)室在未來(lái)幾年中所采用的加固技術(shù)和生產(chǎn)的加固產(chǎn)品?？梢?jiàn)，0.25μmCMOS/SOI將在未來(lái)幾年里在加固256KSRAM、FPGA、Mixed-SignalASICS以及加固Pentium技術(shù)中占有越來(lái)越重要的地位[4]。圣的亞哥實(shí)驗(yàn)室的加固技術(shù)包括LDD工藝、RH淺結(jié)隔離、Si3N4側(cè)墻、多晶硅和S/D區(qū)與硅化鈦合金、50k/sq的SEU去耦電阻、平整的互聯(lián)介質(zhì)等加固工藝。Hon

11、eywell公司的RICMOS工藝已能在生產(chǎn)中實(shí)現(xiàn)厚度為15nm的氧化層、650nm的有效溝道長(zhǎng)度為和50Mrad(Si)的抗輻射總劑量。該公司已商品化的HX6156系列256KX1STATICRAM-SOI產(chǎn)品被主要用于航空航天及軍工電子領(lǐng)域，其抗總劑量水平達(dá)到1106rad(SiO2)，抗劑量效率水平達(dá)到11011rad(SiO2)。由該公司生產(chǎn)的SOIHX2000門(mén)陣列具有大于1106rad(Si)的總劑量輻射、大于11012rad(Si)/s的輻射劑量率以及11012errors/bit/day的單粒子輻射效應(yīng)的能力，且其抗中子注量可達(dá)11014/cm2。在處理器方面，Harris公司

12、為美國(guó)政府提供的RH3000系列32位抗輻射產(chǎn)品及標(biāo)準(zhǔn)的航空器用計(jì)算機(jī)（SSC）可以說(shuō)是其中的典型代表。它應(yīng)用SOI技術(shù)，其抗輻射水平達(dá)到1Mrad。它所有的功能都集成在兩片芯片上，確保了性能穩(wěn)定、可靠。在軌道上運(yùn)行時(shí)，基本型SSC壽命為2a，第一代SSC壽命為5a，而第二代SSC可以達(dá)到10a以上。法國(guó)的Thomson-CSF公司采用SOI技術(shù)，應(yīng)用多層布線和1.2μm及0.8μm的設(shè)計(jì)規(guī)則，制備了抗總劑量和重粒子加固CMOS電路，包括16k/64k/256k的SRAM，8位/20MHz的A/D轉(zhuǎn)換器，以及數(shù)字和邏輯ASIC電路。 4SOI發(fā)展新趨勢(shì) 4.1應(yīng)變溝道。在S

13、OI的發(fā)展中遇到較大的問(wèn)題就是硅器件電子遷移率和空穴遷移率偏低。因此，人們開(kāi)始致力于研究提高頂層電子遷移率的結(jié)構(gòu)。將應(yīng)力引入SOIMOS溝道以提高載流子遷移率的技術(shù)目前倍受重視。相對(duì)于采用其他高遷移率半導(dǎo)體材料，采用這項(xiàng)技術(shù)對(duì)CMOS器件的制造工藝影響最小。2006年6月Freescale宣布了應(yīng)用應(yīng)變SOI襯底的先進(jìn)CMOS技術(shù)。利用該技術(shù)能夠有效降低電路的功耗和改善電路的性能。用sSOI技術(shù)[5]，一層Si放置在SiGe襯底上，Si原子將因SiGe晶格而得到拉伸，如圖6所示。該技術(shù)可使電子移動(dòng)速度增加70%；sSOI晶體管的性能可因此比常規(guī)器件的性能提高30%，功耗則降低40%。目前研究較

14、多的一種方法是在溝道區(qū)采用Si/SiGe異質(zhì)結(jié)構(gòu)，由于Si材料和SiGe材料晶格間存在差異，被用作通道材料。在此種結(jié)構(gòu)中，或者是在Si層中產(chǎn)生拉應(yīng)力，或者是在SiGe層中產(chǎn)生壓應(yīng)力，如圖7所示。例如有一種結(jié)構(gòu)是溝道區(qū)采用應(yīng)變Si/弛豫SiGe結(jié)構(gòu)，在應(yīng)變硅層中引入雙軸拉應(yīng)力，能在MOSFET通道中誘導(dǎo)高達(dá)1.6GPa的局部應(yīng)變，這種情況可以使電子和空穴遷移率均增大，增加CMOS電晶體的導(dǎo)通電流。4.2薄埋層的SOI材料。一般使用的薄膜SOI材料埋層厚度均在100nm以上，埋層材料通常為SiO2。然而，在部分耗盡型SOI結(jié)構(gòu)中，溝道下方的硅層中僅有部分被耗盡層占據(jù)，由此可導(dǎo)致電荷在耗盡層以下的電

15、中性區(qū)域中累積，造成所謂的浮體效應(yīng)；且SiO2由于埋層存在，熱導(dǎo)率比較差。為了解決這些問(wèn)題，人們開(kāi)始尋求薄埋層的SOI材料，同時(shí)也要保持良好的SiO2的絕緣性[6]。薄埋層SOI材料的埋層厚度一般在50nm左右，有的低至20nm甚至更薄。薄埋層SOI一般用于低壓器件，一方面保持了絕緣體上硅的優(yōu)良結(jié)構(gòu)，另一方面埋層有優(yōu)良的導(dǎo)熱性能，是低壓絕緣體上硅的一個(gè)發(fā)展方向[7]。隨著器件溝道長(zhǎng)度的不斷減小，短溝道效應(yīng)越來(lái)越嚴(yán)重。降低溝道效應(yīng)的一個(gè)有效方法就是減小源-漏結(jié)深。已知SOI器件硅膜層的厚度的降低類似于體硅器件中結(jié)深的減小，當(dāng)器件尺寸進(jìn)入納米尺度，就要采用超薄硅膜SOI器件。其結(jié)構(gòu)與SOI器件相同

16、，只是硅膜層厚度很薄[8]?；诖颂攸c(diǎn)，該器件具有以下優(yōu)點(diǎn)：可有效切斷漏電途徑，大幅度降低關(guān)態(tài)漏電流，降低功耗；可有效抑制短溝道效應(yīng)、DIBL效應(yīng)；結(jié)電容減小，提高開(kāi)關(guān)速度，同時(shí)降低寄生電容的影響；無(wú)浮體效應(yīng)。然而，超薄硅膜器件也存在一些問(wèn)題：很薄的硅膜層會(huì)引入很大的源-漏寄生電阻；會(huì)引起載流子遷移率降低、閾值電壓增大，導(dǎo)致開(kāi)態(tài)電流降低；在超薄硅膜的情況下，摻雜濃度對(duì)閾值電壓的調(diào)整作用不是很明顯，需要通過(guò)金屬柵來(lái)調(diào)整功函數(shù)，進(jìn)而改變閾值電壓。 5結(jié)束語(yǔ) SOI技術(shù)有著體硅技術(shù)不可比擬的各種優(yōu)勢(shì)，盡管目前仍存在很多沒(méi)有解決的問(wèn)題，例如如何生產(chǎn)低成本高質(zhì)量的SOI材料等問(wèn)題，但

17、是與體硅CMOS器件相比，SOI器件具有較小的寄生電容、抗輻射、耐高溫等特性，使其必將逐步取代體硅材料，在民用、軍事等方面獲得更廣泛的應(yīng)用。隨著研究的深入和技術(shù)水平的不斷進(jìn)步，SOI存在問(wèn)題有望得到逐步解決，因此，加大對(duì)SOI新技術(shù)的研究投入具有非常重要的戰(zhàn)略意義。對(duì)于體硅材料及MOSFET的輻射效應(yīng)目前國(guó)內(nèi)外都已進(jìn)行了大量研究,但對(duì)于SOI的輻射效應(yīng)研究才剛剛開(kāi)始。SOI電路結(jié)構(gòu)也在不斷發(fā)展,除了傳統(tǒng)的輻射效應(yīng)如總劑量效應(yīng)、單粒子事件和劑量率效應(yīng)外又出現(xiàn)了一些新的現(xiàn)象,例如multi-bitupset,micro-dose,gateruptureerrors和micro-latch等。隨著SOI技術(shù)的發(fā)展,迫切需要針對(duì)SOI器件和電路因輻射引起的新現(xiàn)象進(jìn)行研究,這對(duì)開(kāi)發(fā)設(shè)計(jì)新的抗輻射器件與電路也具有重大的意義。 6