《現(xiàn)代數(shù)字系統(tǒng)設計電子設計競賽培訓課件》由會員分享，可在線閱讀，更多相關(guān)《現(xiàn)代數(shù)字系統(tǒng)設計電子設計競賽培訓課件（54頁珍藏版）》請在裝配圖網(wǎng)上搜索。

1、*,*,單擊此處編輯母版標題樣式,,單擊此處編輯母版文本樣式,,第二級,,第三級,,第四級,,第五級,,,單擊此處編輯母版標題樣式,,單擊此處編輯母版文本樣式,,第二級,,第三級,,第四級,,第五級,,*,,*,,,,,,,,單擊此處編輯母版標題樣式,,單擊此處編輯母版文本樣式,,第二級,,第三級,,第四級,,第五級,,*,,*,,現(xiàn)代數(shù)字系統(tǒng)設計電子設計競賽培訓,16、干燥時間包括幾個部分？怎樣計算？,現(xiàn)代數(shù)字系統(tǒng)設計電子設計競賽培訓現(xiàn)代數(shù)字系統(tǒng)設計電子設計競賽培訓16、干燥時間包括幾個部分？怎樣計算？◆ 數(shù)字集成電路、數(shù)字系統(tǒng)、EDA◆ SOC與SOPC◆ IP 核◆ 基于FPGA/CPL

2、D的數(shù)字系統(tǒng)設計EDA技術(shù)與現(xiàn)代數(shù)字系統(tǒng)設計◆ 總結(jié)◆ DSP的FPGA實現(xiàn)◆ 附：數(shù)字系統(tǒng)應用6/14/2021,第一節(jié),,,數(shù)字集成電路、數(shù)字系統(tǒng)、EDA,10/31/2024,標準通用器件 （,SSI/MSI ）,,微處理器,(,CPU)、,單片機（,MCU）,等軟件組態(tài)器件，外圍器件,(,LSI,VLSI),等,,,1.1 數(shù)字集成電路,門陣列,（Gate Array）,標準單元,(Standard Cell),可編程邏輯器件,,(Programmable Logic Device),PROM,FPLA,PAL,GAL,HDPLD FPGA,ASIC,,全定制,,(Fu

3、ll Custom,),半定制,,(Semi-Custom),EPLD CPLD,10/31/2024,,,◆,可編程邏輯器件,,經(jīng)歷了從,PROM,、,PLA,、,PAL,、,GAL,、,EPLD,到,CPLD,和,FPGA,的發(fā)展過程，在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性方面不斷地改進和提高。,,,,目前,FPGA 已開始采用90nm工藝，集成度可達上千萬門，速度可達千兆級，內(nèi)置硬核、存儲器、DSP塊、PLL等,支持多種軟核,成為理想的SOC設計平臺．,,10/31/2024,VS,10/31/2024,低速數(shù)字系統(tǒng),,信號速率：＜１,MHz,,,平臺：,MCU、 SS

4、I/MSI 、LSI、VLSI,,中高速數(shù)字系統(tǒng),,信號速率：１,0,MHz,級,,平臺：,DSP 、Embedded 、,高端,CPU 、CPLD,,高速數(shù)字系統(tǒng),,信號速率,:１00,MHz,級,,平臺：,FPGA、ASIC,,現(xiàn)代數(shù)字系統(tǒng),,平臺：,FPGA、ASIC，,內(nèi)嵌,DSP、ARM,等,,,,數(shù)字系統(tǒng)的設計對,FPGA,及,EDA,的依賴程度愈來愈高,,,1.2 數(shù)字系統(tǒng),10/31/2024,,單片機系統(tǒng),10/31/2024,,DSP及嵌入式系統(tǒng),10/31/2024,,FPGA系統(tǒng),,10/31/2024,1.3,EDA,技術(shù),,EDA (Electronic Desig

5、n Automation),，即電子設計自動化，是匯集計算機應用學、微電子學和電子系統(tǒng)科學最新成果的一系列電子系統(tǒng)設計軟件。 EDA 經(jīng)歷了三個發(fā)展階段 ：,,,◆,,CAD,(Computer Aided Design)階段,,(60年代中~80年代初),,,◆,,CAE,(Computer Aided Engineering)階段,,(80年代初~90年代),,,◆,,ESDA,(Electronic System Design Automation),階段,,(90年代初以來的高速發(fā)展的階段),10/31/2024,數(shù)字系統(tǒng)EDA主要特征,,◆,高層綜合(HLS),理論與方法取得進展，推

6、動了行為級綜合優(yōu)化工具的完善與發(fā)展。,◆,采用硬件描述語言來描述設計：形成了VHDL和Verilog HDL兩種標準硬件描述語言；采用 C 語言、 MATLAB描述數(shù)字邏輯也已成為現(xiàn)實。,◆,采用平面規(guī)劃 (Floorplaning)技術(shù),對邏輯綜合和物理版圖設計進行聯(lián)合管理。,◆,可測性綜合設計。開發(fā)了掃描輸入、BLST（內(nèi)建自測試）、邊界掃描等可測性設計(DFT)工具，并已集成到EDA系統(tǒng)中。,10/31/2024,,著名EDA公司,10/31/2024,第二節(jié),,,基于可編程邏輯器件的數(shù)字系統(tǒng)設計,10/31/2024,2.1可編程邏輯器件結(jié)構(gòu),,,基本PLD結(jié)構(gòu),,輸入,,電路,與,,

7、陣,,列,或,,陣,,列,輸出,,電路,輸,,入,輸,,出,輸入項,乘積項,或項,10/31/2024,P,,I,,A,CPLD 結(jié)構(gòu)圖,I/O Control Block,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,10/31/2024,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,FPGA 結(jié)構(gòu)圖,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.

8、,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,EAB,EAB,嵌入式,,陣 列,10/31/2024,10/31/2024,,,ISE,Foundation,,,包含了業(yè)界用于可編程邏輯設計的最先進的時序驅(qū)動實現(xiàn)工具，以及設計輸入、綜合和驗證功能。,,,,,,2.1可編程邏輯器件開發(fā)環(huán)境,10/31/2024,1.3 可編程邏輯器件開發(fā)過程,設計準備,設計輸入,,原理圖,,硬件描述語言,設計綜合與實現(xiàn),,優(yōu)化,,合并、映射,,布局、布線,,生成編程文件,功能仿真,時序仿真,器件測試,器件編程,10/31/2024

9、,設計輸入路線圖,1K-5K,10-100K,100K-1M,1M-10M,1991,1993,2019,2019,2019,2019,2019,2019,,Equations,,Schematics,,RTL,,Behavioral,,VHDL/Verilog,Intellectual,,Property,MATLAB,,DSP BUilDER,C-CodeSystem C,1,Usable Gates (K),10/31/2024,1.4 基于FPGA設計的特點,◆,PLD改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法,,,門級,,?,板級,,?,芯片級,◆,EDA技術(shù)極大地提高了設計效率,,,設計輸入,

10、,?,設計綜合,?,設計實現(xiàn),,?,設計驗證,,10/31/2024,第三節(jié),,,IP CORE,10/31/2024,IP的定義,,IP,,(Intellectual Property)是知識產(chǎn)權(quán)的簡稱。IP定義為：經(jīng)過,預先設計,、,預先驗證,，符合產(chǎn)業(yè)界普遍認同的,設計規(guī)范和設計標準,，具有相對獨立功能的電路模塊；,可重用于,,SoC或復雜ASIC/FPGA設計中。,,在工業(yè)界，IP常被稱為SIP (Silicon IP)或VC (Virtual Component)。,,在FPGA設計界，IP稱為IP 核 （IP　Core），有硬核(hard core ）、軟核（soft core)

11、之分.,,10/31/2024,來源: Intel public presentations,IP的地位,——IC產(chǎn)業(yè)的三次分工,10/31/2024,工藝發(fā)展與設計效率之間的剪刀差,,10/31/2024,IP重用對設計生產(chǎn)率的提高,IP模塊是設計重用的關(guān)鍵部分，是結(jié)束“設計間距”,,唯一有效的方法，如果沒有它，半導體生產(chǎn)商和OEM,,供應商根本無法達到今天已經(jīng)達到的水平。,10/31/2024,IP標準化組織,Name,Establish Time,Region,Function,VSIA,2019,U.S.A,制定IP規(guī)范、標準；發(fā)展支撐軟件,VCX,2019,England,提供IP發(fā)

12、行標準和交易方法；為電子商務交易立法；提供數(shù)據(jù)庫安全系統(tǒng),D&R,2019,U.S.A,提供檢索系統(tǒng)；支持查找和發(fā)展IP；基于因特網(wǎng)的IP管理系統(tǒng),OCP-IP,2019,U.S.A,為面向“即插即用”的SOC設計提供一套完整的標準IP核插座接口協(xié)議,10/31/2024,Altera 公司部分IP Core,MegaCore?Function,Version,Supports OpenCore,?,Plus,SOPC Builder Ready,DSP Builder Ready,,PCI Compiler: 32-bit Master/Target,3.2.0,,,,,,PCI Compi

13、ler: 64-bit Master/Target,3.2.0,,,,,,8-bit HyperTransport??Bus Interface,1.3.0,,,,,,DDR SDRAM Controller,2.2.0,,,,,,,,Finite Impulse Response Compiler,3.1.0,,,,,,,,Numerically Controlled Oscillator Compiler,2.2.0,,,,,,,,Fast Fourier Transform (FFT/IFFT),2.1.0,,,,,,,,Color Space Converter,2.2.0,,,,,,

14、,,Reed-Solomon Compiler, Decoder,3.5.0,,,,,,,,Reed-Solomon Compiler, Encoder,3.5.0,,,,,,,,Turbo Decoder,1.6.0,,,,,,Turbo Encoder,1.6.0,,,,,,Viterbi Compiler, Parallel Decoder,4.1.0,,,,,,,,Viterbi Compiler, Serial Decoder,4.1.0,,,,,,,,8B10B Encoder/Decoder,1.5.0,,,,,,Parallel & Serial RapidIO??Physic

15、al Layer,2.1.0,,,,,,POS-PHY Level 2 & 3 Compiler,1.3.0,,,,,,POS-PHY Level 4,2.2.1,,,,,,SONET/SDH Compiler,2.3.0,,,,,,UTOPIA Level 2 Master,2.3.0,,,,,,UTOPIA Level 2 Slave,2.4.0,,,,,,10/31/2024,第四節(jié),,,SOC與SOPC,10/31/2024,IC設計發(fā)展周期圖,許氏循環(huán)揭示了集成電路產(chǎn)品沿著“通用”與“專用”波動發(fā)展的規(guī)律；,,預測了繼SoC之后的下一代的產(chǎn)品將是一種通用器件：可重構(gòu)SoC,—— SO

16、PC,。,SOPC,10/31/2024,系統(tǒng)芯片,——,SOC,SoC（System on a Chip）,CPU,DSP,Analog,I/F,ROM,PCB（System on a Board）,10/31/2024,SOPC,— System on a Programmable Chip,10/31/2024,SOPC,的途徑,10/31/2024,SOPC,Builder,SOPC?Builder庫中已有的組件：,,,處理器,,,片內(nèi)處理器,,片外處理器的接口,,IP外設,,,存儲器接口,,通用的微-外設,,通訊外設,,橋接口,,數(shù)字信號處理（DSP）IP,,硬件加速外設,,10/3

17、1/2024,Altera SOPC,—NiosII,Builder,TM,EBI,SRAM,(Single Port),SDRAM,Controller,DPRAM,SDRAM,Interface,Flash,Interface,Bridge,Master Port,Slave Port,Dual,-,Port,RAM,Interface,ARM,-,or MIPS,-,Based,Processor,PLLs,PLD,Stripe,Interconnect,,Ports,Completed,,SOPC Architecture,,,Configured,,IP Cores,,,Config

18、ured,,Silicon,,Features,,(e.g. Memory Mapping),10/31/2024,Altera SOPC—NiosII 實驗板,10/31/2024,HardCopy —— 結(jié)構(gòu)化的ASIC,10/31/2024,嵌有IBM PowerPC處理器硬核 MicroBlaze?的 FPGA,,10/31/2024,第五節(jié),,,DSP的FPGA實現(xiàn),10/31/2024,,Xilinx,:,,,,多達,444個18,X18,嵌入式乘法器,,豐富的,DSP,算法庫,,,MATLAB?/,Simulink,?、,Xilinx,System Generator for D

19、SP,,Altera,:,,,,,FPGA 的DSP特性,10/31/2024,Altera FPGA上的DSP塊,10/31/2024,在Altera FPGA上實現(xiàn)DSP,10/31/2024,DSP Builder 將與MATLAB、Simulink塊和Altera的IP MegaCore?功能塊組合在一起，從而把系統(tǒng)級的設計和DSP算法的實現(xiàn)連接在一起。,,DSP Builder允許系統(tǒng)、算法、和硬件設計去共享一個通用的開發(fā)平臺。,DSP Builder,10/31/2024,Altera DSP 設計流程,10/31/2024,總結(jié),◆,FPGA/CPLD成為現(xiàn)代,數(shù)字系統(tǒng)設計的主力

20、載體,◆,嵌入式處理器、DSP功能塊的完善與開發(fā),,主導著當前FPGA結(jié)構(gòu)的發(fā)展,◆,EDA軟件以IP 核的設計及應用為重要內(nèi)容,◆,現(xiàn)代,數(shù)字系統(tǒng)的設計以SOC/SOPC為主要特征,10/31/2024,附：,,數(shù)字系統(tǒng)應用,10/31/2024,單元數(shù)字邏輯,◆,信號產(chǎn)生,,,,NCO –數(shù)控振蕩器,,PWM –脈寬調(diào)制,,PFM – 脈頻調(diào)制,,DPLL –數(shù)字鎖相環(huán),,。,,。,,。,,,10/31/2024,單元數(shù)字邏輯,◆,信號變換,,,,數(shù)字積分/微分,,延時/單穩(wěn),,分頻/倍頻/混頻/頻率合成,,比例乘法器,,。,,。,,。,,,10/31/2024,單元數(shù)字邏輯,◆,信號處理

21、,,,,FIR 濾波器,,IIR濾波器,,FFT譜分析,,數(shù)字鑒相/頻/脈寬/周期,,數(shù)字調(diào)制/解調(diào),,。,,。,,。,,,10/31/2024,單元數(shù)字邏輯,◆,接口邏輯,,,,EPP/SPI/I2C與并口的轉(zhuǎn)換邏輯,,EPP/SPI/I2C與總線的轉(zhuǎn)換邏輯,,DPRAM、FIFO、DMA邏輯,,PFM – 脈頻調(diào)制,,DPLL –數(shù)字鎖相環(huán),,。,,。,,。,,,10/31/2024,簡單數(shù)字系統(tǒng),◆,數(shù)字鐘、音樂演奏系統(tǒng),,◆,DDS、DDFS頻率合成系統(tǒng),,,◆,CRT光柵掃描系統(tǒng),,,◆,LED點陣顯示系統(tǒng),,,◆,數(shù)字接收系統(tǒng),,,◆,數(shù)字測量系統(tǒng),,,◆,ALU系統(tǒng),,◆,自動采集存儲系統(tǒng),,,10/31/2024,謝謝，再見！,10/31/2024,謝謝大家！,,,,