《電子設計綜合實驗要求及交流信號測量ppt課件》由會員分享，可在線閱讀，更多相關《電子設計綜合實驗要求及交流信號測量ppt課件（42頁珍藏版）》請在裝配圖網(wǎng)上搜索。

1、單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,,,*,,,單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,,,*,電子設計綜合實驗,,電子設計綜合實驗,課程整體安排,30,學時：,設計制作基礎訓練、輸入通道設計訓練、輸出通道設計訓練、控制單元及接口電路設計訓練、系統(tǒng)設計訓練,要求,良好的自學精神，當堂實驗完成不了的，自行找時間在下次實驗開始前完成。,個別元器件自行解決，留好發(fā)票和元器件清單。,提交：,設計報告（,后附：實物清晰的照片，設計成員和實物的合影,）,設計項目的,ppt,報告,視頻文件,考核方法：,設計實物及設計

2、報告成績（,60,分）,實驗過程及作業(yè)（,40,分）,,課程整體安排30學時：設計制作基礎訓練、輸入通道設計訓練、輸,電子設計競賽的要求及知識需求,基本知識,涵蓋電路分析、模擬與數(shù)字電路、高頻,/,非線性電子電路主要知識點；,單元電路分析、驗證、設計方法；,電路主要性能指標測量方法；,重要基本概念：,時域與頻域、 頻率與相位、功率與效率，瞬態(tài)與穩(wěn)態(tài)，有源與無源，調制與解調、 傳輸與接收、同步與異步、集中與分布， 線性與非線性， 捕捉與跟蹤，反饋、動態(tài)范圍、精度、分辨力、阻抗、匹配、穩(wěn)定度、調整能力等等。,,電子設計競賽的要求及知識需求基本知識,基本技能,元器件識別、尋找、運用,常用儀器工作原理

3、、使用方法；,資料查閱：書、刊、網(wǎng)；,電路設計與仿真；,印刷電路板設計；,工裝：焊接、裝配,電子測量方法：參數(shù)測量，準確度與誤差分析,調試方法：故障分析和排除,文檔整理：章節(jié)、文字、圖表的規(guī)范化。,,基本技能,基本設計能力,掌握先進儀器使用方法（如數(shù)字存儲示波器、邏輯分析 儀等 ）；,掌握單片機,/,嵌入式、,CPLD/FPGA,、*,DSP,基本知識；,掌握更先進的工具軟件、開發(fā)系統(tǒng)，結合硬件實現(xiàn)較小電子系統(tǒng)的能力；,掌握一些系統(tǒng)分析軟件，能完成單元、系統(tǒng)設計；,,基本設計能力,綜合設計能力,實現(xiàn)小系統(tǒng)的設計實現(xiàn)能力；,掌握常用傳感器、執(zhí)行機構的基本知識，和用簡單的或與本專業(yè)有關的光、機、電

4、一體化組成系統(tǒng)的能力；,能在網(wǎng)上查閱相關元器件資料，具有一定的選擇能力，并能根據(jù)要求正確使用；,具有繪制印刷板能力，并有初步的電磁兼容知識；,具有接受和掌握“嵌入式系統(tǒng)”的開發(fā)能力；,具有接受和掌握“,SOC”,的開發(fā)能力；,,綜合設計能力,電子系統(tǒng)設計過程,確定設計目標,需求分析：從非技術和技術兩方面分析；,性能設計：功能，技術性能與指標；,支撐技術：關鍵技術，相關技術；,實現(xiàn)方法：技術方法，技術路線；,完成形式：原理,/,性能樣機，實用樣機。,系統(tǒng)分析：系統(tǒng)可以按功能分解成若干個功能相對獨立、單一的單元模塊,;,設計過程,模塊設計與實現(xiàn),系統(tǒng)調試,系統(tǒng)測試,文檔整理,,電子系統(tǒng)設計過程,系

5、統(tǒng)分析,系統(tǒng)分析,系統(tǒng)分析：單片機,+FPGA,小系統(tǒng),MCU,,FPGA,KeyBoard,,RS232/CAN,LCD/LED,Memory,,ADC,,,,,,,,,,DAC,I/O,Interface,Ext STD,Interface,,,,,,系統(tǒng)分析：單片機+FPGA小系統(tǒng)MCUFPGAKeyBoar,電子系統(tǒng)設計過程,確定設計目標,系統(tǒng)分析：系統(tǒng)可以按功能分解成若干個功能相對獨立、單一的單元模塊,;,設計過程,模塊設計與實現(xiàn),系統(tǒng)調試,系統(tǒng)測試,文檔整理,,軟件調試，硬件調試，系統(tǒng)聯(lián)調,功能調試與指標調試,調試內容、方法與手段,調試步驟,測試內容與測試方案,測試儀器與測試工具,

6、功能測試與指標測試,測試數(shù)據(jù)記錄與結果分析,確定電路形式,/,確定軟件框圖與基本算法；,理論分析與計算,元、器件選擇,電路設計與仿真,電路裝配,電路調試,電路測試,方案論證與方案比較,理論分析與參數(shù)計算,單元電路設計與實現(xiàn),軟件設計,系統(tǒng)測試與數(shù)據(jù)處理,結果分析,/,結論,電子系統(tǒng)設計過程軟件調試，硬件調試，系統(tǒng)聯(lián)調測試內容與測試方,電子設計綜合實驗要求及交流信號測量ppt課件,課程講解安排,,,,,設計安排,5-9,周,3,項目一：交流電壓參數(shù)的測量。,完成放大電路,、,比較器的設計,。實現(xiàn),：用信號發(fā)生器產生弱信號，用示波器的兩個通道分別觀察輸入和輸出信號。,4,完成,AD,轉換,。,實現(xiàn)

7、：用,MCU,采集轉換后的數(shù)字量。,5,完成,幅度,的測量,。,實現(xiàn)：,對,AD,轉換器輸出的信號進行測量，并能顯示,3,位測量值,（幅度）,。,6,完成頻率的測量,。,實現(xiàn)：,對比較器輸出的信號頻率進行測量，并能顯示,3,位測量值,（頻率）,。,7,項目驗收：交流電壓參數(shù)的測量,8-11,周,項目二：,2013,年全國電子設計競賽題（本科）,12,項目驗收,3,課程安排、設計制作基礎訓練及項目講解,4,傳感器電路,5,單片機,6,嵌入式系統(tǒng)的軟件設計及開發(fā),8,2013,年全國電子設計競賽項目講解,課程講解安排5-9周3項目一：交流電壓參數(shù)的測量。4完成AD,基本要求：,1.,用給定運放制作

8、一個放大器（,20,分）,增益：,>20dB,；帶寬：,>100KHz,2.,用,MCU,或,FPGA,作為主控單元，和已設計的放大器制作一個頻率計（,30,分）,測量范圍：,10Hz,～,100KHz,，顯示：,3,位,,發(fā)揮部分：,1.,提高放大器性能（,20,分）：增益：,60dB,；帶寬：,500KHz,2.,增加測量參數(shù)（,20,分）：電壓幅度，測量范圍：輸入信號越小越好,3.,顯示以下幅值（,10,分）：,Asin20° Asin40° Asin60° Asin80°,項目一：交流電壓參數(shù)的測量,LED,或液晶均可,基本要求：項目一：交流電壓參數(shù)的測量LED或液晶均可,元件清單,運

9、放：,TLV2464,、,LM324,比較器：,TLC372,AD,變換器：,ADC0820,（或,MCU,內部自帶的,ADC,）,設計框圖,放大器,AD,變換,比較器,MCU/FPGA,,,3,位顯示,被測信號,10….01,，實現(xiàn)幅度測量,實現(xiàn)頻率測量,基準信號,思考,對于只知頻率范圍的周期信號，如何實現(xiàn)幅度的測量。,如何實現(xiàn)周期信號頻率的測量。,元件清單運放：TLV2464 、LM324 比較,設計電路分解：,1.,基本放大器設計：增益,>20dB,；帶寬,>100KHz,2.,提高放大器性能：增益,60dB,；帶寬,500KHz,3.,比較電路設計：輸出,TTL,電平,4.

10、,測量頻率：測量范圍,10Hz,～,100KHz,，顯示,3,位,5.,測量幅值：實現(xiàn),AD,轉換控制電路設計，測量電壓幅度,6.,幅值顯示：實現(xiàn)存儲并顯示,Asin20° Asin40° Asin60° Asin80°,紅色部分功能必須完成,設計電路分解：紅色部分功能必須完成,運放：,TLV2464,單位增益帶寬：,6.4MHz,單電源供電：,2.7,～,6V,雙電源供電：,±1.35,～,±3V,1.,放大器設計：增益,>20dB,；帶寬,>100KHz,運放：TLV2464單位增益帶寬：6.4MHz1.放大器設計,運放,OP07,運放OP07,,運放的單位增益帶寬積（,GBP,：,Gai

11、n Bandwidth Product,）,=,增益,×,（,-3dB,帶寬）,一級放大倍數(shù),=10,，帶寬,=6.4MHz/10=640KHz,一級運放達到基本要求：增益,>20dB,；帶寬,>100KHz,運算電路：反相比例運算或同相比例運算,,,運放的單位增益帶寬積（GBP：Gain Bandwidth,反相比例運算電路,,電路結構：引入電壓并聯(lián)負反饋；,輸出電阻??；,輸入電阻??； 補償電阻,R,’,= R // R,f,運算關系：,反相比例運算電路電路結構：引入電壓并聯(lián)負反饋；運算關系：,同相比例運算電路,電路結構：引入電壓串聯(lián)負反饋；,輸入電阻大

12、；,輸出電阻?。?補償電阻,R’ = R // R,f,運算關系：,,同相比例運算電路電路結構：引入電壓串聯(lián)負反饋；運算關系：,電子設計綜合實驗要求及交流信號測量ppt課件,,,,,2.,提高放大器性能：增益,60dB,；帶寬,500KHz,2.提高放大器性能：增益60dB；帶寬500KHz,兩個同頻率的放大器,f,H,=0.64×f,H1,三個同頻率的放大器,f,H,=0.52×f,H1,四個同頻率的放大器,f,H,=0.45×f,H1,（,1,）第一級放大倍數(shù),=10,，帶寬,=6.4MHz/10=640KHz,（,2,）第二、三級放大倍數(shù),=10,（總增益,= 1000,），帶寬,=0.

13、52*640KHz=300KHz,一級放大達到基本要求：增益,>20dB,；帶寬,>100KHz,三級放大達到發(fā)揮要求,1,：增益,>60dB,（帶寬,>500KHz,）,方案：四級放大，每級,5.7,倍，,5.7,4,=1055,一級帶寬,=6.4M/5.7=1.12M,，四級帶寬,1.12MHz×0.45=0.504MHz,2.,提高放大器性能：增益,60dB,；帶寬,500KHz,運放的單位增益帶寬積,=,增益,×,（,-3dB,帶寬）,兩個同頻率的放大器fH=0.64×fH12.提高放大器性能：,過零比較器,3.,比較電路設計：輸出,TTL,電平,過零比較器3.比較電路設計：輸出TTL

14、電平,比較器：,TLC372,供電電壓：,2,～,18V,比較器：TLC372供電電壓：2～18V,電子設計綜合實驗要求及交流信號測量ppt課件,設計框圖,放大器,AD,變換,比較器,MCU/FPGA,,,3,位顯示,被測信號,10….01,，實現(xiàn)幅度測量,實現(xiàn)頻率測量,基準信號,思考,對于只知頻率范圍的周期信號，如何實現(xiàn)幅度的測量。,如何實現(xiàn)周期信號頻率的測量。,設計框圖放大器AD變換比較器MCU/FPGA3位顯示被測信號,放大器,AD,變換,比較器,MCU/FPGA,,,3,位顯示,被測信號,10….01,，實現(xiàn)幅度測量,實現(xiàn)頻率測量,基準信號,4.FPGA,擴展：實現(xiàn),AD,轉換控制電路

15、設計，測量電壓幅度,放大器AD變換比較器MCU/FPGA3位顯示被測信號10….,模數(shù)轉換電路,種類：,8~16,位的,A/D,轉換器芯片,ADC0809——8,位,MOS,型,A/D,轉換器,AD574——,快速,12,位,A/D,轉換器。,接口主要考慮：,數(shù)字量輸出線的連接：內部是否帶有三態(tài)鎖存數(shù)據(jù)輸出緩沖器、數(shù)據(jù)線的位數(shù),讀取控制邏輯,ADC,啟動方式、轉換結束信號處理方法：由單片機提供。,脈沖啟動：如,ADC0809,、,ADC574,等。,電平啟動：,AD570,、,AD571,轉換結束標志信號：判斷有中斷和查詢兩種。,時鐘的連接：決定芯片轉換速度的基準。,由芯片內部提供,(,如,A

16、D574),由外部提供,主要技術指標：,量化間隔、量化誤差、,轉換速率、量程,模數(shù)轉換電路,A/D,轉換器,ADC0809,,ADC0809,轉換工作時序,①,②,③,④,⑤,A/D轉換器ADC0809ADC0809轉換工作時序 ①②③,ADC0832,：體積小，兼容性強，性價比高,●,8,位分辨率； ● 雙通道,A/D,轉換；● 輸入輸出電平與,TTL/CMOS,相兼容； ●,5V,電源供電時輸入電壓在,0~5V,之間； ● 工作頻率為,250KHZ,，轉換時間為,32μS,； ● 一般功耗僅為,15mW,； ●,8P,、,14P,—,DIP,（雙列直插）、,PICC,多種封裝；

17、 ● 商用級芯片溫寬為,0°C to +70°C,，工業(yè)級芯片溫寬為,40℃ to +85℃,應用：電壓測試儀,ADC0832：體積小，兼容性強，性價比高● 8位分辨率；,ADC0832,與單片機的接口：,4,條數(shù)據(jù)線：,CS,、,CLK,、,DO,、,DI,。由于,DO,端與,DI,端在通信時并未同時有效并與單片機的接口是雙向的，所以電路設計時可以將,DO,和,DI,并聯(lián)在一根數(shù)據(jù)線上使用。,ADC0832與單片機的接口：,CS,作為選通信號，在時序圖中可以看到，以,CS,置為低電平開始，一直到置為高電平結束。,CLK,提供時鐘信號，我們要注意看,CLK,的信號的箭頭指向，向上為上升沿有效

18、，向下為下降沿有效。,DI,、,DO,作為數(shù)據(jù)端口。,,當,ADC0832,未工作時其,CS,輸入端應為高電平，此時芯片禁用，,CLK,和,DO/DI,的電平可任意。當要進行,A/D,轉換時，須先將,CS,使能端置于低電平并且保持低電平直到轉換完全結束。此時芯片開始轉換工作，同時由處理器向芯片時鐘輸入端,CLK,輸入時鐘脈沖，,DO/DI,端則使用,DI,端輸入通道功能選擇的數(shù)據(jù)信號。在第,1,個時鐘脈沖的下沉之前,DI,端必須是高電平，表示啟始信號。在第,2,、,3,個脈沖下沉之前,DI,端應輸入,2,位數(shù)據(jù)（,SGL,、,Odd,）用于選擇通道功能：,,,,,,,,在完成輸入啟動位、通道選

19、擇之后，就可以開始讀出數(shù)據(jù)，轉換得到的數(shù)據(jù)會被送出二次，,一次高位在前傳送，一次低位在前傳送，連續(xù)送出,。在程序讀取二個數(shù)據(jù)后，我們可以加上檢驗來看看數(shù)據(jù)是否被正確讀取。,CS作為選通信號，在時序圖中可以看到，以CS置為低電平開始，,調用：變量名,=GetValue0832(,通道值,);,ADC0832,是,8,位分辨率，返回的數(shù)值在,0,～,255,之間，對應模擬數(shù)值為,0,～,5V,，因此每一檔對應的電壓值約為,0.0196V,。,讀取數(shù)值的子函數(shù),GetValue0832,，二通道獨立讀取，入口參數(shù)是通道值（,0,或,1,），出口參數(shù)則是讀取的結果。,調用：變量名=GetValue08

20、32(通道值);?讀取數(shù)值,FPGA,實現(xiàn)數(shù)字電壓測量的工作過程：,首先由模數(shù)轉換器對模擬電壓進行模數(shù)轉換，接著,FPGA,對轉換后的數(shù)字信號進行處理，再將結果用數(shù)字信號直接顯示出來。,系統(tǒng)結構框圖：,系統(tǒng)由三部分組成，,ADC,數(shù)模轉換、,FPGA,信號處理和控制、顯示電路。,ADC,數(shù)模轉換：,實現(xiàn)模擬量向數(shù)字量的轉換。,FPGA,信號處理和控制：,FPGA,與,ADC,控制信號進行連接，控制,ADC,的模數(shù)轉換過程，轉換結束后，由,FPGA,對其進行數(shù)據(jù)處理并控制顯示單元工作。,顯示電路：,LED,數(shù)碼管接收,FPGA,信號，實現(xiàn)電壓值的顯示。,4.FPGA,擴展：實現(xiàn),AD,轉換控制電

21、路設計，測量電壓幅度,FPGA實現(xiàn)數(shù)字電壓測量的工作過程：首先由模數(shù)轉換器對模擬電,ADC0809,，,8,位分辨率，輸出邏輯電平與,TTL,、,CMOS,電路兼容。,IN7,～,IN0,：,8,路模擬輸入量，模擬電壓的輸入范圍,0,～,5V,。,ADDC,～,ADDA,：地址輸入信號，譯碼后選擇模擬量中的一路進行,AD,轉換。,ALE,：地址鎖存允許輸入信號，,上升沿鎖存地址，啟動譯碼選中一路模擬量輸入。,START,：啟動轉換輸入信號，正脈沖有效。上升沿復位內部寄存器，,下降沿啟動控制邏輯，開始,AD,轉換。,EOC,：轉換結束輸出信號。下降沿表示轉換正在進行，,高電平表示轉換結束。,OE

22、,：輸出允許信號，,高電平有效，轉換結果送到數(shù)據(jù)輸出線。,D7,～,D0,：,8,位數(shù)字信號輸出。,CP,：外部時鐘輸入，時鐘最高頻率,640KHz,，轉換時間約,100μs,。,VR(+),、,VR(-),：基準電壓。單極性輸入時，,VR(+),接,+5V,，,VR(-),接地。,VCC,：電源電壓，接,+5V,。,GND,：信號接地端。,4.FPGA,擴展：實現(xiàn),AD,轉換控制電路設計，測量電壓幅度,ADC0809，8位分辨率，輸出邏輯電平與TTL、CMOS電,ADC0809,工作過程：①輸入地址信號,ADDC,～,ADDA,；②在地址鎖存允許輸入信號,ALE,的作用下，地址信號被鎖存，產

23、生譯碼信號，選中一路模擬量輸入；③輸入啟動轉換信號,START,啟動轉換；④輸出轉換結束信號,EOC,；⑤在輸出允許信號,OE,的控制下，將轉換結果輸出到數(shù)字信號輸出端,D7,～,D0,。,①,②,③,④,⑤,ADC0809工作過程：①輸入地址信號ADDC～ADDA；②,根據(jù),ADC0809,的工作時序，可以采用查詢信號,EOC,方式，通過,FPGA,實現(xiàn)對,ADC0809,的采樣控制。采樣控制電路的流程,:,轉換準備，信號初始化,地址鎖存信號,ALE,有效，,實現(xiàn)地址鎖存,轉換信號,START,有效，,啟動模數(shù)轉換,輸出允許信號,OE,有效，,輸出數(shù)字信號，轉換結束,查詢轉換結束信號,EOC

24、,，,判斷轉換是否結束,,Yes,No,根據(jù)ADC0809的工作時序，可以采用查詢信號EOC方式，通,根據(jù)流程圖編寫的采樣控制電路,VHDL,程序如下，這里采用狀態(tài)機的描述方式。為了配合電路的調試，這里指定地址信號，,ADDA=1,。,LIBRARY IEEE;,USE IEEE.STD_LOGIC_1164.ALL;,ENTITY ADC0809 IS,PORT ( D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); --0809,的,8,位數(shù)據(jù),,CLK ,EOC : IN STD_LOGIC; --CLK,轉換時鐘,,ALE, ST

25、ART, OE, ADDA: OUT STD_LOGIC;,--0809,的控制信號,,Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));,END ADC0809;,根據(jù)流程圖編寫的采樣控制電路VHDL程序如下，這里采用狀態(tài)機,ARCHITECTURE behav OF ADC0809 IS,TYPE states IS (st0, st1, st2, st3,st4,st5,st6,st7) ; --,定義狀態(tài)類型,SIGNAL current_state, next_state: states :=st0 ;,SIGNAL REG: STD_LOGIC_VECT

26、OR(7 DOWNTO 0);,SIGNAL LOCK: STD_LOGIC; --,轉換結束后的數(shù)據(jù)鎖存信號,BEGIN,ADDA <= '1';,PROCESS(current_state,EOC) BEGIN --,狀態(tài)機的定義,CASE current_state IS,WHEN st0 => ALE<='0';START<='0';OE<='0';LOCK<='0' ;next_state <= st1; --,初始化信號,,WHEN st1 =>,ALE<='1';,START<='0';OE<='0';LOCK<='0' ;next_state <= st2;

27、 --,地址鎖存信號有效,,WHEN st2 => ALE<='0';,START<='1';,OE<='0';LOCK<='0' ;next_state <= st3; --,啟動模數(shù)轉換,,WHEN st3 => ALE<='0';START<='0';OE<='0';LOCK<='0'; --,查詢轉換結束信號,EOC,IF,(EOC='1'),THEN next_state <= st3; --EOC,下降沿，表示轉換,,ELSE next_state <= st4;,END IF ;,WHEN st4=> ALE<='0';START<='0';OE<='0';

28、LOCK<='0'; --,繼續(xù)查詢轉換結束信號,EOC,IF,(EOC='0'),THEN next_state <= st4;,ELSE next_state <= st5; --EOC=1,，表示轉換結束,,END IF ;,WHEN st5=> ALE<='0';START<='0';,OE<='1';,LOCK<='0';next_state <= st6; --,輸出允許信號,OE,有效,,WHEN st6=> ALE<='0';START<='0';,OE<='1';LOCK<='1';,next_state <= st7; --,產生

29、數(shù)據(jù)鎖存信號,LOCK,WHEN st7=> ALE<='0';START<='0';OE<='1';LOCK<='1';next_state <= st0;,WHEN OTHERS => ALE<='0';START<='0';OE<='0';LOCK<='0';next_state <= st0;,END CASE ;,END PROCESS;,ARCHITECTURE behav OF ADC0809,PROCESS (CLK),BEGIN,IF ( CLK'EVENT AND CLK='1') THEN -- -,時鐘,CLK,上升沿，狀態(tài)轉換,,current_state <= n

30、ext_state;,END IF;,END PROCESS;,,PROCESS (CLK) -- -,鎖存轉換好的數(shù)據(jù),BEGIN,IF (CLK'EVENT AND CLK='1') THEN,IF LOCK=’1’ THEN,REG<=D;,END IF;,END IF;,END PROCESS ;,Q <= REG;,END behav;,PROCESS (CLK),5.FPGA,實現(xiàn)頻率計：測量范圍,10Hz,～,100KHz,，顯示,3,位,系統(tǒng)基準時鐘：選用高精度時鐘源，頻率計精度的主要決定因素。,脈沖整形：將被測信號整形為數(shù)字信號，且符合幅度要求。,閘門時間的選擇：對于低頻信號的測量應采用較長的閘門時間，對于高頻信號的測量則相反。,,脈沖整形子系統(tǒng),存儲,清零,使能,系統(tǒng)基準,時鐘,數(shù)字脈沖,待測信號,,閘門控制子系統(tǒng),,計數(shù)器子系統(tǒng),,譯碼顯示子系統(tǒng),5.FPGA實現(xiàn)頻率計：測量范圍10Hz～100KHz，顯示,