《嵌入式計算技術(shù)基礎(chǔ)》由會員分享，可在線閱讀，更多相關(guān)《嵌入式計算技術(shù)基礎(chǔ)（25頁珍藏版）》請在裝配圖網(wǎng)上搜索。

1、,單擊此處編輯母版標(biāo)題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,*,四、計算機(jī)系統(tǒng)中的地址,地址,編址,尋址,X86,機(jī)的,IO,編址,MCS51,單片機(jī)中的,IO,編址,1.地址,計算機(jī)系統(tǒng)中對硬件資源表達(dá)、標(biāo)識的主要方法,常見的硬件資源如存儲器、寄存器、,IO,設(shè)備等,通過地址，可以方便形式化、規(guī)范化描述所要操作的目標(biāo)對象,2.編址,常見的編制方法,存儲器與,IO,分別編址，如8088,存儲器與,IO,地址統(tǒng)一編址，如8051，多數(shù)嵌入式,CPU,注：,關(guān)于編址方法與尋址方法,關(guān)于編址方法與存儲器、,IO,讀寫速度問題,3.尋址,尋址地址在機(jī)器指令中的表達(dá)方法,常見尋

2、址方法,立即數(shù),寄存器尋址,寄存器間接尋址,直接尋址,相對尋址,等等,4.X86,機(jī)的,IO,編址：,IO,編址與存儲器獨(dú)立編址,PC/AT,的,IO,編址僅用10根地址線，,IO,地址范圍 000,h 3FFh,地址安排：系統(tǒng)板 000,h 1FFh,擴(kuò)展板 200,h 3FFh,現(xiàn)在,X86,架構(gòu)計算機(jī)，,IO,已擴(kuò)展，但保持與前兼容,PC/AT機(jī)IO地址分配（1）,PC/AT機(jī)IO地址分配（2）,4.MCS51,的,IO,編址：,BD：8bit（8,位機(jī)）,AD：16bit（,地址范圍 065535）,編址方法：,存儲器與,IO,統(tǒng)一編址,程序存儲器,ROM：065535（,FFFFh,

3、）,片內(nèi)數(shù)據(jù)存儲器/,IO：0255 （,FFh,）,片外數(shù)據(jù)存儲器/,IO：065535 （,FFFFh,）,參考書：,張大波 主編嵌入式系統(tǒng)原理、設(shè)計與應(yīng)用,機(jī)械工業(yè)出版社,田澤 編嵌入式系統(tǒng)開發(fā)與應(yīng)用教程,嵌入式系統(tǒng)開發(fā)與應(yīng)用實驗教程,嵌入式系統(tǒng)開發(fā)與應(yīng)用學(xué)習(xí)指導(dǎo),北京航空航天大學(xué)出版社,五、總線,總線作用，主要指標(biāo)、參數(shù),并行總線工作原理,地址譯碼,總線負(fù)載能力與驅(qū)動,總線傳輸效應(yīng),總線時序,ISA,總線擴(kuò)展方法與,實例,1.總線作用，主要指標(biāo)、參數(shù),工作方式：并行、串行,應(yīng)用目的、范圍：片內(nèi)、局部、片間、設(shè)備間、現(xiàn)場,總線寬度：8,bit、16bit、32bit,等,總線速度：,Z-

4、80（2.5M，8bit）,ISA（8.33M，16bit）,PCI（33M、66M，32bit）,HOST（400M、32bit）,等等,規(guī)范標(biāo)準(zhǔn)：,ISA、PCI、I,2,C、RS485,等,2.,并行總線工作原理,集電極開路（,OC）,上拉電阻,線與邏輯（輸出低電平時阻抗低）,總線速度與上拉電阻,三態(tài)門電路,輸出使能：,OE,輸出（高、低）低阻抗,總線沖突,兩個或兩個以上源同時輸出時，總線數(shù)據(jù)發(fā)生沖突,3.地址譯碼,目的,根據(jù)源或目的地址編碼（二進(jìn)制地址），和時序控制信息，產(chǎn)生一個輸出使能,OE（,對源）或片選,CS（,對目的）信號,譯碼方法,標(biāo)準(zhǔn)邏輯電路：如74,LS138（,三八譯碼

5、）,74,LS688（,數(shù)據(jù)比較器）等,可編程邏輯器件：,GAL、CPLD、FPGA,嵌入式微處理器輸出,CS,信號（,BANK）,等等,74,LS138,譯碼電路,在/,E1、/E2、E3,有效時，對應(yīng),A、B、C，,對應(yīng),Y,i,輸出“0”，其它輸出“1”,74,LS138,真值表,74,LS688,數(shù)據(jù)比較器,在/,G,有效時，如果,P=Q，,則,Pin19,輸出“0”,4.總線負(fù)荷與驅(qū)動,邏輯器件的單位負(fù)載（輸入性質(zhì)）：,輸入高 輸入低,74,LS :0.02 mA 0.20.4 mA,74S ：0.05 mA 12 mA,74HC :0.01 mA 0.01 mA,邏輯器件的輸出（扇

6、出）能力：,輸出高 輸出低,微處理器：0.220,mA 120 mA,74LS :1 2 mA 1030 mA,74HC :20 mA 20 mA,問題：由于輸出能力限制，總線上掛接多個器件時，可能出現(xiàn)邏輯電平不能滿足要求；即使74,HC，,由于輸入電容（10,pF）,影響，要求10個負(fù)載,處理方法,輸出加驅(qū)動,子系統(tǒng)輸入加緩沖,要求延時影響小、扇出能力大、輸入輸出電平兼容,器件：,單向：74,LS244（8）、74LS240（,二4）等,雙向：74,LS245（8）,等,兼電平轉(zhuǎn)換：74,LVCH162245(16、5V,3.3V),5.總線的傳輸效應(yīng),現(xiàn)象：傳輸線上出現(xiàn)上升、下降沿波形畸變,原因：分布電容、分布電感,分析：總線的等效電路模型,影響：當(dāng)傳輸線上信號頻率提高，而傳輸線又相對長時（傳輸線長度與信號波長可比擬時）,單板上信號頻率：50,MHz,時，很大影響，關(guān)鍵,措施1,提高集成度（,IC、,電路板），減少傳輸線長,串接終端匹配電阻，消除反射,其他措施,加驅(qū)動或緩沖電路,采用差分方式總線（高速）,