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1、單擊此處編輯母版標(biāo)題樣式,單擊此處編輯母版文本樣式,第二級(jí),第三級(jí),第四級(jí),第五級(jí),*,*,*,/21,第,6,章 可編程邏輯器件,6.1,可編程邏輯器件的基本原理,6.2,可編程邏輯器件的設(shè)計(jì)技術(shù),6.3,可編程邏輯器件的編程與配置,1,第,6,章 可編程邏輯器件,本章概要：本章介紹,FPLA,、,PLA,、,GAL,、,EPLD,和,FPGA,等各種類型可編程邏輯器件的電路結(jié)構(gòu)、工作原理和使用方法，并介紹可編程邏輯器件的編程方法。,知識(shí)要點(diǎn)：（,1,）可編程邏輯器件的分類。,（,2,）可編程邏輯器件的結(jié)構(gòu)及特性。,（,3,）可編程邏輯器件的編程方法。,教學(xué)安排：本章教學(xué)安排,2,學(xué)時(shí)。由于

2、使用,EDA,手段設(shè)計(jì)電路及系統(tǒng)時(shí)，可編程邏輯器件的編程下載完全由計(jì)算機(jī)自動(dòng)完成。因此，本章學(xué)習(xí)的目的是讓讀者了解可編程邏輯器件的分類和特性以及編程的初步知識(shí)。,2,6.1,可編程邏輯器件的基本原理,PROM,是始于,1970,年出現(xiàn)第一塊可編程邏輯器件,PLD,（,Programmable Logic Device,），隨后可編程邏輯器件又陸續(xù)出現(xiàn)了,PLA,、,PAL,、,GAL,、,EPLD,及現(xiàn)階段的,CPLD,和,FPGA,等。可編程邏輯器件的出現(xiàn)，不僅改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法，而且促進(jìn)了,EDA,技術(shù)的高速發(fā)展。,EDA,技術(shù)是以計(jì)算機(jī)為工具，代替人去完成數(shù)字系統(tǒng)設(shè)計(jì)中各種復(fù)雜

3、的邏輯綜合、布局布線和設(shè)計(jì)仿真等工作。設(shè)計(jì)者只需用硬件描述語(yǔ)言完成對(duì)系統(tǒng)功能的描述，就可以由計(jì)算機(jī)軟件自行完成處理，得到設(shè)計(jì)結(jié)果。利用,EDA,工具進(jìn)行設(shè)計(jì)，可以極大地提高設(shè)計(jì)的效率。,3,6.1.1,可編程邏輯器件的分類,可編程邏輯器件的密度分類,低密度可編程邏輯,器件,(,LDPLD,),高密度可編程邏輯,器件,(,HDPLD,),可編程邏輯器件,(PLD),PROM,PLA,PAL,GAL,EPLD,CPLD,FPGA,4,1,按集成密度分類,可編程邏輯器件從集成密度上可分為低密度可編程邏輯器件,LDPLD,和高密度可編程邏輯器件,HDPLD,兩類。,LDPLD,通常是指早期發(fā)展起來(lái)的、

4、集成密度小于,700,門,/,片左右的,PLD,如,ROM,、,PLA,、,PAL,和,GAL,等,。,HDPLD,包括可擦除可編程邏輯器件,EPLD,（,Erasable Programmable Logic Device,）、復(fù)雜可編程邏輯器件,CPLD,（,Complex PLD,）和,FPGA,三種，其集成密度大于,700,門,/,片。如,Altera,公司的,EPM9560,，其密度為,12000,門,/,片，,Lattice,公司的,pLSI/ispLSI3320,為,14000,門,/,片等。目前集成度最高的,HDPLD,可達(dá),25,萬(wàn)門,/,片以上。,5,2.,按編程方式分類,

5、可編程邏輯器件的編程方式分為兩類：一次性編程,OTP,（,One Time Programmable,）器件和可多次編程,M,TP,（,Many,Time Programmable,）器件。,OTP,器件是屬于一次性使用的器件，只允許用戶對(duì)器件編程一次，編程后不能修改，其優(yōu)點(diǎn)是可靠性與集成度高，抗干擾性強(qiáng)。,M,TP,器件是屬于可多次重復(fù)使用的器件，允許用戶對(duì)其進(jìn)行多次編程、修改或設(shè)計(jì)，特別適合于系統(tǒng)樣機(jī)的研制和初級(jí)設(shè)計(jì)者的使用。,6,根據(jù)各種可編程元件的結(jié)構(gòu)及編程方式，可編程邏輯器件通常又可以分為四類：,采用一次性編程的熔絲（,Fuse,）或反熔絲（,Antifuse,）元件的可編程器件，如

6、,PROM,、,PAL,和,EPLD,等。,采用紫外線擦除、電可編程元件，即采用,EPROM,、,UVCMOS,工藝結(jié)構(gòu)的可多次編程器件。,采用電擦除、電可編程元件。其中一種是,E,2,PROM,，另一種是采用快閃存儲(chǔ)器單元（,Flash Memory,）結(jié)構(gòu)的可多次編程器件。,基于靜態(tài)存儲(chǔ)器,SRAM,結(jié)構(gòu)的可多次編程器件。目前多數(shù),FPGA,是基于,SRAM,結(jié)構(gòu)的可編程器件。,7,3.,按結(jié)構(gòu)特點(diǎn)分類,PLD,按結(jié)構(gòu)特點(diǎn)分為陣列型,PLD,和現(xiàn)場(chǎng)可編程門陣列型,FPGA,兩大類。,陣列型,PLD,的基本結(jié)構(gòu)由與陣列和或陣列組成。簡(jiǎn)單,PLD,（如,PROM,、,PLA,、,PAL,和,G

7、AL,等）、,EPLD,和,CPLD,都屬于陣列型,PLD,。,現(xiàn)場(chǎng)可編程門陣列型,FPGA,具有門陣列的結(jié)構(gòu)形式，它有許多可編程單元（或稱邏輯功能塊）排成陣列組成，稱為單元型,PLD,。,8,6.2,可編程邏輯器件的設(shè)計(jì)技術(shù),6.2.1,概,述,在,PLD,沒(méi)有出現(xiàn)之前，數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)往往采用,“,積木,”,式的方法進(jìn)行，實(shí)質(zhì)上是對(duì)電路板進(jìn)行設(shè)計(jì)，通過(guò)標(biāo)準(zhǔn)集成電路器件搭建成電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能，即先由器件搭成電路板，再由電路板搭成系統(tǒng)。數(shù)字系統(tǒng)的,“,積木塊,”,就是具有固定功能的標(biāo)準(zhǔn)集成電路器件，如,TTL,的,74/54,系列、,CMOS,的,4000/4500,系列芯片和一些固定功

8、能的大規(guī)模集成電路等，用戶只能根據(jù)需要選擇合適的集成電路器件，并按照此種器件推薦的電路搭成系統(tǒng)并調(diào)試成功。設(shè)計(jì)中，設(shè)計(jì)者沒(méi)有靈活性可言，搭成的系統(tǒng)需要的芯片種類多且數(shù)目大,。,9,PLD,的出現(xiàn)，給數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)法帶來(lái)新的變革。采用,PLD,進(jìn)行的數(shù)字系統(tǒng)設(shè)計(jì)，是基于芯片的設(shè)計(jì)或稱之為,“,自底向上,”,（,Bottom-Up,）的設(shè)計(jì)，它跟傳統(tǒng)的積木式設(shè)計(jì)有本質(zhì)的不同。它可以直接通過(guò)設(shè)計(jì),PLD,芯片來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng)功能，將原來(lái)由電路板設(shè)計(jì)完成的大部分工作放在,PLD,芯片的設(shè)計(jì)中進(jìn)行。這種新的設(shè)計(jì)方法能夠由設(shè)計(jì)者根據(jù)實(shí)際情況和要求定義器件的內(nèi)部邏輯關(guān)系和管腳，這樣可通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)

9、字系統(tǒng)功能，同時(shí)由于管腳定義的靈活性，不但大大減輕了系統(tǒng)設(shè)計(jì)的工作量和難度，提高了工作效率，而且還可以減少芯片數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的穩(wěn)定性和可靠性。,10,IEEE,標(biāo)準(zhǔn)的,HDL,（如,VHDL,和,Verilog HDL,）給,PLD,和數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了更新的設(shè)計(jì)方法和理念，產(chǎn)生了目前最常用的并稱之為,“,自頂向下,”,（,Top-Down,）的設(shè)計(jì)法。自頂向下的設(shè)計(jì)采用功能分割的方法從頂向下逐次將設(shè)計(jì)內(nèi)容進(jìn)行分塊和細(xì)化。在設(shè)計(jì)過(guò)程中采用層次化和模塊化將使系統(tǒng)設(shè)計(jì)變得簡(jiǎn)潔和方便，其基本設(shè)計(jì)思想如圖,7.15,所示。層次化設(shè)計(jì)是分層次、分模塊地進(jìn)行設(shè)計(jì)描述。描述器件

10、總功能的模塊放在最上層，稱為頂層設(shè)計(jì)；描述器件某一部分功能的模塊放在下層，稱為底層設(shè)計(jì)；底層模塊還可以再向下分層，直至最后完成硬件電子系統(tǒng)電路的整體設(shè)計(jì)。,11,系統(tǒng)設(shè)計(jì),模塊,A,模塊,B,模塊,C,模塊,A1,模塊,A2,模塊,A3,模塊,B1,模塊,B2,模塊,B3,模塊,C1,模塊,C2,模塊,C3,“,自頂向下,”,設(shè)計(jì)法示意圖,12,6.2.2,可編程邏輯器件的設(shè)計(jì)流程,可編程邏輯器件的設(shè)計(jì)流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程四個(gè)步驟以及相應(yīng)的功能仿真、時(shí)序仿真和器件測(cè)試三個(gè)設(shè)計(jì)驗(yàn)證過(guò)程。這個(gè)設(shè)計(jì)流程與第,1,章,1.2,節(jié)中敘述的,EDA,設(shè)計(jì)流程基本相同，這里不再重復(fù)

11、。,6.2.3,在系統(tǒng)可編程技術(shù),在系統(tǒng)可編程（,In-System Programmable,，簡(jiǎn)稱,ISP,）技術(shù)是,20,世紀(jì),80,年代末,Lattice,公司首先提出的一種先進(jìn)的編程技術(shù)。在系統(tǒng)可編程是指對(duì)器件、電路板或整個(gè)電子系統(tǒng)的邏輯功能可隨時(shí)進(jìn)行修改或重構(gòu)的能力。支持,ISP,技術(shù)的可編程邏輯器件稱為在系統(tǒng)可編程器件（,ISP-PLD,），例如,Lattice,公司生產(chǎn)的,ispLSI1000 ispLSI8000,系列器件屬于,ISP-PLD,。,13,6.2.4,邊界掃描技術(shù),邊界掃描測(cè)試,BST,（,Boundary-Scan Testing,）是針對(duì)器件密度及,I/O,

12、口數(shù)增加，信號(hào)注入和測(cè)取難度越來(lái)越大而提出的一種新的測(cè)試技術(shù)。它是由聯(lián)合測(cè)試活動(dòng)組織,JTAG,提出來(lái)的，而后,IEEE,對(duì)此制定了測(cè)試標(biāo)準(zhǔn)，稱為,IEEE 1149.1,標(biāo)準(zhǔn)。邊界掃描測(cè)試技術(shù)主要解決芯片的測(cè)試問(wèn)題。,14,6.3,可編程邏輯器件的編程與配置,由于可編程邏輯器件具有在系統(tǒng)下載或重新配置功能，因此在電路設(shè)計(jì)之前就可以把其焊接在印刷電路板上，并通過(guò)電纜與計(jì)算機(jī)連接。在設(shè)計(jì)過(guò)程中，以下載編程或配置方式來(lái)改變可編程邏輯器件的內(nèi)部邏輯關(guān)系，達(dá)到設(shè)計(jì)邏輯電路目的。,前常見(jiàn)的可編程邏輯器件的編程和配置工藝包括基于電可擦存儲(chǔ)單元的,E,2,PROM,或,Flash,技術(shù)的編程工藝、基于,SR

13、AM,查找表的編程單元的編程工藝和基于反熔絲編程單元的編程工藝三種。,15,6.3.1 CPLD,的,ISP,方式編程,ISP,方式是當(dāng)系統(tǒng)上電并正常工作時(shí)，計(jì)算機(jī)就可以通過(guò),CPLD,器件擁有的,ISP,接口直接對(duì)其進(jìn)行編程，器件被編程后立即進(jìn)入正常工作狀態(tài)。,CPLD,的編程和,FPGA,的配置可以使用專用的編程設(shè)備，也可以使用下載電纜。例如用,Altera,公司的,ByteBlaster,（,MV,）并行下載電纜，將,PC,機(jī)的并行打印口與需要編程或配置的器件連接起來(lái)，在,MAX+plusII,工具軟件的控制下，就可以對(duì),Altera,公司的多種,CPLD,和,FPGA,進(jìn)行編程或配置。

14、,16,JTAG,接口本來(lái)是用作邊界掃描測(cè)試（,BST,）的，把它用作編程接口則可以省去專用的編程接口，減少系統(tǒng)的引出線。,采用,JATG,模式對(duì),CPLD,編程下載的連線如圖所示。這種連線方式既可以對(duì),CPLD,進(jìn)行測(cè)試，也可以進(jìn)行編程下載。,CPLD,編程下載連線圖,TCK,TDO,TMS,TDI,Altera,MAX7000,系列器件,GND,VCC,2,4,10,1,3,5,9,1k,1k,1k,17,由于,ISP,器件具有串行編程方式，即菊花鏈結(jié)構(gòu)，其特點(diǎn)是各片共用一套,ISP,編程接口，每片的,SDI,輸入端與前一片的,SDO,輸出端相連，最前面一片的,SDI,端和最后一片的,SD

15、O,端與,ISP,編程口相連，構(gòu)成一個(gè)類似移位寄存器的鏈形結(jié)構(gòu)。因此采用,JTAG,模式可以對(duì)多個(gè),CPLD,器件進(jìn)行,ISP,在系統(tǒng)編程，多,CPLD,芯片,ISP,編程下載的連線如圖所示。,多,CPLD,編程下載連線圖,GND,VCC,2,4,10,1,3,5,9,1k,1k,1k,TDO,TDI,TCK,TMS,TDO,TDI,TCK,TMS,TDO,TDI,TCK,TMS,Altera,的,MAX7000,系列器件或其他,JTAG,器件,18,6.3.2,使用,PC,機(jī)的并口配置,FPGA,基于,SRAM LUT,結(jié)構(gòu)的,FPGA,不屬于,ISP,器件，它是以在線可重配置方式,ICR,

16、（,In Circuit Reconfigurability,）改變芯片內(nèi)部的結(jié)構(gòu)來(lái)進(jìn)行硬件驗(yàn)證。利用,FPGA,進(jìn)行電路設(shè)計(jì)時(shí)，可以通過(guò)下載電纜與,PC,機(jī)的并口連接，將設(shè)計(jì)文件編程下載到,FPGA,中。,使用,PC,機(jī)的并口通過(guò),ByteBlaster,下載電纜對(duì)多個(gè),FPGA,器件進(jìn)行配置的電路連接如圖,7.24,所示。,19,多,FPGA,芯片配置連線圖,VCC,2,4,10,1,3,5,9,1k,1k,CONF_DONE,nSTATUS,DCLK,nCEO,MSEL1,MSEL2,nCE,DATA0,nCONFIG,CONF_DONE,nSTATUS,DCLK,nCEO,MSEL1,MSEL2,nCE,DATA0,nCONFIG,1k,1k,1k,20,6,本章小結(jié),可編程邏輯器件,(PLD),是,20,世紀(jì),80,年代以后迅速發(fā)展起來(lái)的一種新型半導(dǎo)體數(shù)字集成電路，其最大特點(diǎn)是可以通過(guò)編程的方法設(shè)置其邏輯功能。本章重點(diǎn)在于介紹各種,PLD,在電路結(jié)構(gòu)和性能上的特點(diǎn)，以及它們用來(lái)實(shí)現(xiàn)哪些邏輯功能，適用在哪些場(chǎng)合。,到目前為止，已經(jīng)開發(fā)的,PLD,有,PLA,、,PAL,、,GA