《DSP理及應用第8章TMS320C54x片內外設及應用實例》由會員分享，可在線閱讀，更多相關《DSP理及應用第8章TMS320C54x片內外設及應用實例（127頁珍藏版）》請在裝配圖網上搜索。

1、第第8章章 TMS320C54x片內外設及應用實例片內外設及應用實例n8.1 定時器定時器n8.2 時鐘發(fā)生器時鐘發(fā)生器n8.3 定時器定時器/計數器編程舉例計數器編程舉例n8.4 多通道緩沖串口（多通道緩沖串口（McBSP）n8.5 多通道緩沖串口應用實例多通道緩沖串口應用實例n8.6 主機接口（主機接口（HPI）n8.7 外部總線操作外部總線操作8.1 定時器定時器n定時器的組成框圖如圖8-1所示。它有3個存儲器映象寄存器：TIM、PRD和TCR。這3個寄存器在數據存儲器中的地址及其說明如表8-1所示。定時器控制寄存器（TCR）位結構如表8-2所示，各控制位和狀態(tài)位的功能如表8-3所示。圖

2、8-1 定時器組成框圖表8-1 定時器的三個寄存器Timer0地址Timer1地址寄存器說明0024H0030HTIM定時器寄存器，每計數一次自動減10025H0031HPRD定時器周期寄存器，當TIM減為0后，CPU自動將PRD的值裝入TIM0026H0032HTCR定時器控制寄存器，包含定時器的控制和狀態(tài)位15121110965430保留softfreePSCTRBTSSTDDR表8-2 TCR位結構表表8-3 定時器控制寄存器（TCR）的功能8.2 時鐘發(fā)生器時鐘發(fā)生器n8.2.1 硬件配置硬件配置PLLn8.2.2 軟件可編程軟件可編程PLL8.2.1 硬件配置硬件配置PLLn用于C5

3、41、C542、C543、C545和C546芯片。n所謂硬件配置PLL，就是通過C54x的3個引腳CLKMD1、CLKMD2和CLKMD3的狀態(tài)，選定時鐘方式，如表8-4所示。由表8-4可見，不用PLL時，CPU的時鐘頻率等于晶體振蕩器頻率或外部時鐘頻率的一半；若用PLL，CPU的時鐘頻率等于晶體振蕩器頻率或外部時鐘頻率乘以系數N（PLLN），使用PLL可以使用比CPU時鐘低的外部時鐘信號，以減少高速開關時鐘所造成的高頻噪聲。表8-4 時鐘方式的配置8.2.2 軟件可編程軟件可編程PLLn軟件可編程PLL具有高度的靈活性，其時鐘定標器提供各種時鐘乘法器系數，并能直接接通和關斷PLL。PLL的鎖

4、定定時器可以用于延遲轉換PLL的時鐘方式，直到鎖定為止。通過軟件編程，可以選用以下兩種時鐘方式（如表8-5 8-7、圖8-2所示）。 nPLL方式，其比例系數共31種。靠鎖相環(huán)電路完成。n分頻（DIV）方式，其比例系數為1/2和1/4，在此方式下，片內PLL電路不工作以降低功耗。表8-5 復位時的時鐘方式（C5402）CLKMD1CLKMD2CLKMD3CLKMD寄存器時鐘方式000E007H乘15，內部振蕩器工作，PLL工作0019007H乘10，內部振蕩器工作，PLL工作0104007H乘5，內部振蕩器工作，PLL工作1001007H乘2，內部振蕩器工作，PLL工作110F007H乘1，內

5、部振蕩器工作，PLL工作1110000H乘1/2，內部振蕩器工作，PLL不工作101F000H乘1/4，內部振蕩器工作，PLL不工作011保留表8-6 時鐘方式寄存器CLKMD各位域功能表8-7 比例系數與CLKMD的關系PLLNDIVPLLDPLLMUL比例系數0X0140.50X150.2510014PLLMUL+110151110或偶數(PLLMUL+1)211奇數PLLMUL4圖8-2 PLL鎖定時間和CLKOUT頻率的關系8.3 定時器定時器/計數器編程舉例（計數器編程舉例（1）n【例8-1】設時鐘頻率為16.384MHz，在TMS320C5402的XF端輸出一個周期為2s的方波，方

6、波的周期由片上定時器確定，采用中斷方法實現。1定時器0的初始化（1）設置定時控制寄存器TCR（地址0026H）。（2）設置定時寄存器TIM（地址0024H）。（3）設置定時周期寄存器PRD（地址0025H）。8.3 定時器定時器/計數器編程舉例（計數器編程舉例（2）2定時器對C5402的主時鐘CLKOUT進行分頻nCLKOUT與外部晶體振蕩器頻率（在本系統(tǒng)中外部晶體振蕩器的頻率為16.384MHz）之間的關系由C5402的三個引腳CLKMD1、CLKMD2和CLKMD3的電平值決定，為使主時鐘頻率為16.384MHz，應使CLKMD1=1、CLKMD2=1、CLKMD3=0，即PLL1。8.3

7、 定時器定時器/計數器編程舉例（計數器編程舉例（3）3中斷初始化（1）中斷屏蔽寄存器IMR中的定時屏蔽位TINT0置1，開放定時器0中斷。（2）狀態(tài)控制寄存器ST1中的中斷標志位INTM位清零，開放全部中斷。4匯編源程序如下：匯編源程序如下： .mmregs .def _c_int00STACK .usect STACK,100ht0_cout .usect vars,1 ;計數器計數器 t0_flag .usect “vars”,1 ;當前當前XF輸出電平標志。輸出電平標志。; t0_flag=1，則，則XF=1,t0_flag=0，則，則XF=0TVAL.set 1639 ;1640106

8、1=1ms 因中斷程序中計數器初值因中斷程序中計數器初值;t0_cout=1000，所以定時時間：，所以定時時間：1ms1000=1sTIM0.set0024H;定時器定時器0寄存器地址寄存器地址PRD0.set0025HTCR0.set0026H .data TIMES .int TVAL ;定時器時間常數定時器時間常數 .text*; 中斷矢量表程序段中斷矢量表程序段_c_int00 b start nop nopNMI rete;非屏蔽中斷非屏蔽中斷 nop nop nopSINT17 .space 4*16;各軟件中斷各軟件中斷SINT18 .space 4*16SINT19 .spa

9、ce 4*16SINT20 .space 4*16SINT21 .space 4*16SINT22.space 4*16SINT23.space 4*16SINT24.space 4*16SINT25.space 4*16SINT26.space 4*16SINT27.space 4*16SINT28.space 4*16SINT29.space 4*16SINT30.space 4*16INT0rsbx intm;外中斷外中斷0中斷中斷retenopnopINT1rsbx intm;外中斷外中斷1中斷中斷retenopnopINT2rsbx intm;外中斷外中斷2中斷中斷 rete nop

10、 nopTINT: bdtimer ;定時器中斷向量定時器中斷向量 nop nop nop RINT0:rete;串口串口0接收中斷接收中斷 nop nop nopXINT0:rete;串口串口0發(fā)送中斷發(fā)送中斷 nop nop nop SINT6 .space 4*16 ;軟件中斷軟件中斷SINT7 .space 4*16 ;軟件中斷軟件中斷INT3:rete;外中斷外中斷3中斷中斷 nop nop nop HPINT: rete;主機中斷主機中斷 nop nop nop RINT1: rete;串口串口1接收中斷接收中斷 nop nop nopXINT1: rete;串口串口1發(fā)送中斷發(fā)送

11、中斷 nop nop nop*start:LD #0,DP STM#STACK+100h,SPSTM #07FFFh,SWWSRSTM #1020h,PMSTST #1000,*(t0_cout) ;計數器設置為計數器設置為 1000(1s)SSBX INTM;關全部中斷關全部中斷 LD #TIMES,A READA TIM0;初始化初始化 TIM,PRD READA PRD0 STM #669h,TCR0；初始化；初始化TCR0 STM #8,IMR;初始化初始化 IMR, 使能使能 timer0 中斷中斷 RSBX INTM;開放全部中斷開放全部中斷WAIT: B WAIT*;定時器定時器

12、0中斷服務子程序中斷服務子程序timer:ADDM #-1,*(t0_cout);計數器減計數器減1CMPM *(t0_cout),#0;判斷是否為判斷是否為0BC next,NTC;不是不是0，退出循環(huán)，退出循環(huán)ST#1000,*(t0_cout);為為0，設置計數器，并將，設置計數器，并將XF取反取反BITF t0_flag,#1BC xf_out,NTCSSBX XFST #0,t0_flagB nextxf_out:RSBX XFST #1,t0_flagnext: RSBX INTMRETE.end5鏈接命令文件鏈接命令文件times.cmd如下：如下： times.obj -o t

13、imes.out -m times.map MEMORYPAGE 0:RAM1: origin =1000h ,length =500h PAGE 1:SPRAM1: origin=0060h,length=20h SPRAM2: origin=0100h,length=200h SECTIONS .text :RAM1 PAGE 0.data :RAM1 PAGE 0 vars :SPRAM1 PAGE 1 STACK :SPRAM2 PAGE 1 8.4 多通道緩沖串口（多通道緩沖串口（McBSP）n8.4.1 McBSP原理框圖及信號接口原理框圖及信號接口n8.4.2 McBSP控制寄存

14、器控制寄存器n8.4.3 時鐘和幀同步時鐘和幀同步n8.4.4 McBSP數據的接收和發(fā)送數據的接收和發(fā)送n8.4.5 有關的幾個概念有關的幾個概念8.4.1 McBSP原理框圖及信號接口原理框圖及信號接口nTMS320C54xx多通道緩沖串口（多通道緩沖串口（McBSP）由引）由引腳、接收發(fā)送部分、時鐘及幀同步信號產生、多腳、接收發(fā)送部分、時鐘及幀同步信號產生、多通道選擇以及通道選擇以及CPU中斷信號和中斷信號和DMA同步信號組成，同步信號組成，如圖如圖8-3所示。所示。n表表8-8給出了有關引腳的定義，給出了有關引腳的定義，McBSP通過這通過這7個個引腳為外部設備提供了數據通道和控制通道

15、。引腳為外部設備提供了數據通道和控制通道。McBSP通過通過DX和和DR實現實現DSP與外部設備的通信與外部設備的通信和數據交換。和數據交換。 圖8-3 McBSP原理框圖RSRRBRXSR擴展壓縮DRRDXRRCRXCRSRGRPCRRCERXCERMCRMcBSP時鐘與幀同步發(fā)生與控制多通道選擇16位外設總線DRDXSPCRCLKXCLKRFSXFSRCLKSRINTXINTREVTXEVTREVTAXEVTA向CPU發(fā)出的中斷請求信號DMA同步操作表8-8 McBSP引腳說明引腳I/O/Z說明DRI串行數據接收DXO/Z串行數據發(fā)送CLKRI/O/Z接收數據位時鐘CLKXI/O/Z發(fā)送數

16、據位時鐘FSRI/O/Z接收幀同步FSXI/O/Z發(fā)送幀同步CLKSI外部時鐘輸入表8-9 McBSP內部信號說明信號說明RINT接收中斷，送往CPUXINT發(fā)送中斷，送往CPUREVTDMA接收到同步事件XEVT向DMA發(fā)出事件同步REVTADMA接收到同步事件AXEVTA向DMA發(fā)出事件同步A8.4.2 McBSP控制寄存器控制寄存器1控制寄存器及其映射地址控制寄存器及其映射地址n表表8-10列出了列出了McBSP控制寄存器及其映射控制寄存器及其映射地址。地址。n子塊數據寄存器子塊數據寄存器SPSDx用于指定對應子地用于指定對應子地址寄存器中數據的讀寫，其內部連接方式址寄存器中數據的讀寫，

17、其內部連接方式如圖如圖8-4所示。這種方法的好處是可以將多所示。這種方法的好處是可以將多個寄存器映射到一個較小的存儲空間。個寄存器映射到一個較小的存儲空間。表8-10 McBSP控制寄存器及其映射地址SPSDx復接器SPCR1xSPCR2xRCR1xPCRxSPSAx子地址0 x00000 x00010 x00020 x000E圖8-4 子地址映射示意圖8.4.2 McBSP控制寄存器控制寄存器2串行口的配置串行口的配置n串串口控制寄存器（口控制寄存器（SPCR1、SPCR2）和引腳控制寄存器）和引腳控制寄存器（PCR）用于對串口進行配置，接收控制寄存器（）用于對串口進行配置，接收控制寄存器（

18、RCR1、RCR2）和發(fā)送控制寄存器（）和發(fā)送控制寄存器（XCR1、XCR2）分別對接收）分別對接收和發(fā)送操作進行控制。和發(fā)送操作進行控制。（1）串）串口控制寄存器（口控制寄存器（SPCR1、SPCR2）串串口控制寄存器口控制寄存器1（SPCR1）結構如圖）結構如圖8-5所示，表所示，表8-11為為SPCR1控制位控制位功能說明。功能說明。串串口控制寄存器口控制寄存器2（SPCR2）結構如圖）結構如圖8-6所所示，表示，表8-12為為SPCR2控制位功能說明?？刂莆还δ苷f明。（2）引腳控制寄存器（）引腳控制寄存器（PCR）。引腳控制寄存器（）。引腳控制寄存器（PCR）結構如圖結構如圖8-7所示

19、，表所示，表8-13為為PCR控制位功能說明?？刂莆还δ苷f明。圖8-5 串口控制寄存器1（SPCR1）表8-11 SPCR1控制位功能說明圖8-6 串口控制寄存器2（SPCR2）表8-12 SPCR2控制位功能說明圖8-7 引腳控制寄存器（PCR）表8-13 PCR控制位功能說明8.4.2 McBSP控制寄存器控制寄存器（3）接收控制寄存器（）接收控制寄存器（RCR1,2）。結構如圖）。結構如圖8-8所示，表所示，表8-14所示為所示為RCR1控制位功能說明，表控制位功能說明，表8-15所示為所示為RCR2控制位功能說明?？刂莆还δ苷f明。（4）發(fā)送控制寄存器（）發(fā)送控制寄存器（XCR1,2）。

20、發(fā)送控制寄）。發(fā)送控制寄存器（存器（XCR1,2）結構如圖）結構如圖8-9所示，表所示，表8-16所所示為示為XCR1控制位功能說明，表控制位功能說明，表8-17所示為所示為XCR2控制位功能說明?？刂莆还δ苷f明。（a）RCR1（b）RCR2圖8-7 接收控制寄存器（RCR1,2）表8-17 RCR1控制位功能說明表8-15 RCR2控制位功能說明（a）XCR1（b）XCR2圖8-9 發(fā)送控制寄存器（XCR1,2）表8-16 XCR1控制位功能說明表8-17 XCR2控制位功能說明 8.4.3 時鐘和幀同步時鐘和幀同步n采樣率發(fā)生器由三級時鐘分頻組成，如圖采樣率發(fā)生器由三級時鐘分頻組成，如圖8

21、-10所示，可以所示，可以產生可編產生可編程的程的CLKG（數據位時鐘）信號數據位時鐘）信號和和FSG（幀同步（幀同步時鐘）信號時鐘）信號。CLKG和和FSG是是McBSP的內部信號，用于的內部信號，用于驅動接收驅動接收/發(fā)送時鐘信號（發(fā)送時鐘信號（CLKR/X）和）和幀同步信號幀同步信號（FSR/X）。）。采樣率發(fā)生器時鐘既可以由內部采樣率發(fā)生器時鐘既可以由內部的的CPU時時鐘鐘驅動（驅動（CLKSM=1），也可以由外部時鐘源驅動），也可以由外部時鐘源驅動（CLKSM=0）。采樣率發(fā)生器寄存器）。采樣率發(fā)生器寄存器SRGR1，2控制控制著采樣率發(fā)生器的各種操作，其結構如圖著采樣率發(fā)生器的各種

22、操作，其結構如圖8-11所示。表所示。表8-18所示為所示為SRGR1控制位功能說明，表控制位功能說明，表8-19所示為所示為SRGR2控制位功能說明?？刂莆还δ苷f明。10CLKSMCLKSCLKSPCPU時鐘CLKSRG幀脈沖CLKGDVFPERFWIDFSG幀脈沖檢測與時鐘同步CLKGGSYNCFSR圖8-10 采樣率發(fā)生器框圖（a）采樣率發(fā)生器寄存器1 (SRGR1) （b） 采樣率發(fā)生器寄存器2 (SRGR2)圖8-11 采樣率發(fā)生器寄存器SRGR1，2結構圖表8-18 SRGR1控制位功能說明表8-19 SRGR2控制位功能說明圖8-12 可編程幀周期和幀脈沖寬度8.4.4 McBS

23、P數據的接收和發(fā)送數據的接收和發(fā)送n數據的接收是通過三級緩沖完成的，數據的接收是通過三級緩沖完成的，例如，通過設置例如，通過設置SPCR1寄存器的寄存器的RINTM=00b，則可由，則可由RRDY信號驅動產信號驅動產生接收中斷信號生接收中斷信號RINT，TMS320C54xx CPU響應中斷，響應中斷，讀取讀取DRR中的數據。接收時序如圖中的數據。接收時序如圖8-13所示。所示。n數據的發(fā)送通過兩數據的發(fā)送通過兩級緩沖完成，通過設置級緩沖完成，通過設置SPCR2寄存器寄存器的的XINTM=00b，可由，可由XRDY驅動產生發(fā)送中斷信號驅動產生發(fā)送中斷信號XINT，TMS320C54xx CPU

24、響應中斷，將下一個發(fā)送數據寫入響應中斷，將下一個發(fā)送數據寫入DXR中，隨后中，隨后XRDY降為降為0。發(fā)送時序如圖。發(fā)送時序如圖8-14所示。所示。圖8-13 數據的接收圖8-14 數據的發(fā)送8.4.5 有關的幾個概念有關的幾個概念1相的概念相的概念n在在McBSP中，幀同步信號表示一次數據傳輸的中，幀同步信號表示一次數據傳輸的開始。幀同步信號之后的數據流可以有兩個相開始。幀同步信號之后的數據流可以有兩個相相相1和相和相2。相的個數（。相的個數（1或或2）可以通過設置）可以通過設置RCR2和和XCR2中的（中的（R/X）PHASE位來實現。位來實現。每幀的字數和每字的位數分別由（每幀的字數和每

25、字的位數分別由（R/X）FRLEN1,2和（和（R/X）WDLEN1,2決定（如圖決定（如圖8-5、8-17所示所示 ）。）。 圖8-15 例8-2的圖圖8-16 例8-3的圖8.4.5 有關的幾個概念有關的幾個概念2數據延遲數據延遲n每一幀都是從幀同步信號有效時到來的第一個時鐘每一幀都是從幀同步信號有效時到來的第一個時鐘周期開始的。實際的數據接收或傳輸開始時刻相對周期開始的。實際的數據接收或傳輸開始時刻相對于幀的開始時刻可以有延時，這一延時稱為于幀的開始時刻可以有延時，這一延時稱為數據延數據延遲，用遲，用RDATDLY和和XDATDLY分別指定接收和發(fā)送分別指定接收和發(fā)送的數據延遲?？删幊虜?/p>

26、據延遲的范圍為的數據延遲?？删幊虜祿舆t的范圍為0、1、2個個時鐘周期（時鐘周期（R/XDATDLY = 00b 10b），如圖），如圖8-17所示。所示。圖8-17 數據延遲8.4.5 有關的幾個概念有關的幾個概念3SPI協(xié)議：協(xié)議：McBSP時鐘停止模式時鐘停止模式nSPI協(xié)議是一種主從配置的、支持一個主方、一個協(xié)議是一種主從配置的、支持一個主方、一個或多個從方的串行通信協(xié)議，一般使用或多個從方的串行通信協(xié)議，一般使用4條信號線：條信號線：串行移位時鐘線（串行移位時鐘線（SCK）、主機輸入）、主機輸入/從機輸出線從機輸出線（MISO）、主機輸出）、主機輸出/從機輸入線（從機輸入線（MOSI

27、）、低）、低電平有效的使能信號線（電平有效的使能信號線（ ）。如圖）。如圖8-188-21所所示、表示、表8-20、21所示。所示。SS圖8-18 McBSP作為SPI模式的主設備 圖8-19 McBSP作為SPI模式的從設備圖8-20 CLKSTP=10b、CLKXP=0時鐘停止模式1的時序圖圖8-21 CLKSTP=11b、CLKXP=1時鐘停止模式4的時序圖表8-20 McBSP寄存器位域設置（SPI模式的主設備）表8-21 McBSP寄存器位域設置（SPI模式的從設備）8.5 多通道緩沖串口應用實例多通道緩沖串口應用實例8.5.1 TLV1572高速串行高速串行ADC與與TMS320C

28、5402接口設計接口設計8.5.2 TLC5617串行串行DAC與與TMS320C5402接口設計接口設計8.5.3 語音接口芯片語音接口芯片TLC320AD50C與與TMS320C5402接口設計接口設計8.5.1 TLV1572高速串行高速串行ADC與與TMS320C5402接口設計接口設計1TLV1572芯片簡介芯片簡介nTLV1572是高速同步串行的是高速同步串行的10位位A/D轉換芯片，單電源轉換芯片，單電源2.7 V至至5.5 V供電，供電，8引腳引腳SOIC封裝。功耗較低（封裝。功耗較低（3V供電功耗供電功耗3W，5V供電功耗供電功耗25W），當），當AD轉換不進行期間自轉換不進

29、行期間自動進入省電模式。動進入省電模式。5V供電、時鐘速率供電、時鐘速率20MHz時最高轉換時最高轉換速率為速率為1.25 MSPS，3V供電、時鐘速率供電、時鐘速率10MHz時最高轉換時最高轉換速率為速率為625 KSPS。TLV1572 D封裝引腳排列如圖封裝引腳排列如圖8-22所示，所示，TLV1572的引腳說明如表的引腳說明如表8-22所示。所示。圖8-22 TLV1572的引腳排列CSVREFGNDAINDOFSVCCSCLK12345678表8-22 TLV1572引腳功能表2TLV1572與與TMS320系列系列DSP的連接的連接圖8-23 TLV1572與TMS320系列DSP

30、連接框圖圖8-24 TLV1572 DSP工作方式時序圖 3TLV1572與與TMS320C5402的的McBSP1接口軟件編程接口軟件編程【例【例8-4】在本例應用中，】在本例應用中，TMS320C5402的的McBSP1以以CPU中斷的方式讀取中斷的方式讀取TLV1572模數轉模數轉換結果，并存放在換結果，并存放在DSP片內的片內的DARAM區(qū)的區(qū)的3000H開始的單元中，共采樣開始的單元中，共采樣256個點，個點，A/D轉換轉換的速率為的速率為64kHz，由串口，由串口McBSP1的幀頻決定，的幀頻決定，TMS320C5402的主時鐘頻率為的主時鐘頻率為81.925MHz。其。其實現程序

31、（略）實現程序（略）8.5.2 TLC5617串行串行DAC與與TMS320C5402接口設計接口設計1TLC5617工作原理工作原理nTLC5617是帶有緩沖基準輸入的雙路是帶有緩沖基準輸入的雙路10位電壓輸位電壓輸出數模轉換器。出數模轉換器。 TLC5617通過與通過與CMOS兼容的兼容的3線線串行接口實現數字控制，器件接收的用于編程的串行接口實現數字控制，器件接收的用于編程的16位字的前位字的前4位用于產生數據的傳送模式，中間位用于產生數據的傳送模式，中間10位產生模擬輸出，最后兩位為任意的位產生模擬輸出，最后兩位為任意的LSB位（如圖位（如圖8-258-27、表、表8-23、24所示）

32、。所示）。CSREFINAGNDDINVD DSCLK12345678OUT AOUT B圖8-25 TLC5617引腳排列 表8-23 TLC5617引腳功能說明REFIN6DAC+-+-上電復位控制邏輯10-Bit DAC 鎖存器 A雙緩沖鎖存器10-Bit DAC 鎖存器 B+-+-DAC16-Bit移位寄存器4位可編程控制位(LSB) (MSB) 12位數據位5321AGNDCSSCLKDINDAC ADAC B7OUT A(電壓輸出)RRRR4OUT B(電壓輸出)圖8-26 TLC5617功能框圖 CSSCLKDINDAC OUT A/B可編程控制位（4）D15D14D13D12D

33、11D0DAC數據位（12）tStsu(CS2)tsu(CS1)tw(CH)tw(CL)tsu(CSS)tsu(DS)th(DH)終值0.5LSB圖8-27 TLC5617的時序圖表8-24 可編程控制位（D15D12）功能表2TLC5617與與TMS320C5402的的McBSP接口設計接口設計T L C 5 6 1 7 符 合符 合 S P I 數 字 通 信 協(xié) 議 ， 而數 字 通 信 協(xié) 議 ， 而TMS320C54xx系列系列DSP芯片的多通道緩沖串口芯片的多通道緩沖串口（McBSP）工作于時鐘停止模式時與）工作于時鐘停止模式時與SPI協(xié)議兼容。協(xié)議兼容。TLC5617與與TMS3

34、20C5402的的McBSP0接口連接如圖接口連接如圖8-28所示。所示。FSX0FSR0DX0CLKX0CSDINSCLKREFIN2.5VVCCOUTAOUTB5VGNDCLKR0TMS320C5402TLC5617圖8-28 TMS320C5402與TLC5617的連接3軟件設計軟件設計給出了較完整的軟件程序，包括主程序、串給出了較完整的軟件程序，包括主程序、串口初始化程序和口初始化程序和CPU中斷服務程序，中斷服務程中斷服務程序，中斷服務程序分別對數據進行處理，然后在序分別對數據進行處理，然后在TLC5617的的A、B兩個通道同時輸出。兩個通道同時輸出。TMS320C5402的主時鐘頻

35、的主時鐘頻率為率為81.925MHz，數模轉換速率為數模轉換速率為128kHz。匯編匯編源程序（源程序（略略）8.5.3 語音接口芯片語音接口芯片TLC320AD50C與與TMS320C5402接口設計接口設計1模擬接口芯片模擬接口芯片TLC320AD50C的工作原理的工作原理n音頻接口芯片音頻接口芯片TLC320AD50C集成了集成了16位位A/D和和D/A轉換器，使用過采樣（轉換器，使用過采樣（over sampling）技術提供）技術提供16位位A/D和和D/A低速信號轉換，該器件包括兩個串行的低速信號轉換，該器件包括兩個串行的同步轉換通道，工作方式和采樣速率均可由同步轉換通道，工作方式

36、和采樣速率均可由DSP編程編程設置。其內部設置。其內部ADC之后有抽樣濾波器，之后有抽樣濾波器，DAC之前有之前有插值濾波器，接收和發(fā)送可同時進行。插值濾波器，接收和發(fā)送可同時進行。圖8-29 AD50C的引腳排列圖8-30 AD50C的內部結構框圖 nAD50C片內還包括一個定時器和控制器。該芯片片內還包括一個定時器和控制器。該芯片可工作在單端或差分方式，支持可工作在單端或差分方式，支持3個從機級聯，其個從機級聯，其參數設置模式采用單線串行口直接對內部寄存器參數設置模式采用單線串行口直接對內部寄存器編程，不受數據轉換串行口的影響。編程，不受數據轉換串行口的影響。（1）ADC信號通道（如圖信號

37、通道（如圖8-31、8-32） （2）DAC信號通道（如圖信號通道（如圖8-33所所示）示） （3）AD50C的控制寄存器（如表的控制寄存器（如表8-25所所示）示）圖8-31 ADC通道主通信時序圖圖8-32 ADC通道主通信和次通信時序圖圖8-33 DAC信號通道主通信和次通信時序圖表8-25 控制寄存器1位功能表表8-26 控制寄存器2位功能表表8-27 控制寄存器3位功能表表8-28 控制寄存器4位功能表表8-29 寄存器映象表寄存器編號D12D11D10D9D8寄存器名字000000空操作寄存器100001控制寄存器1200010控制寄存器2300011控制寄存器3400100控制寄

38、存器42TLC320AD50C與與TMS320C5402硬件接口設計硬件接口設計n硬件連接采用硬件連接采用AD50C為主控模式（為主控模式（=1），向），向C5402的的McBSP0（從設備）提供（從設備）提供SCLK（數據移位時鐘）（數據移位時鐘）和和FS（幀同步脈沖），并控制數據的傳輸過程。（幀同步脈沖），并控制數據的傳輸過程。TMS320C5402工作于工作于SPI方式的從機模式，方式的從機模式，CLKX0和和FSX0為輸入引腳，在接收數據和發(fā)送數據時都是為輸入引腳，在接收數據和發(fā)送數據時都是利用外界時鐘和移位脈沖。利用外界時鐘和移位脈沖。C5402與與TLC320AD50C的硬件連接如

39、的硬件連接如圖圖8-35所所示。示。FSSCLKDINDOUTFSX0FSR0CLKR0CLKX0DX0DR0TLC320AD50CMCLKTMS320C54028.192MHzFC圖8-34 TMS320C5402與TLC320AD50C的硬件連接示意圖3軟件編制過程軟件編制過程（1）TMS320C5402串口的初始化。串口的初始化。 （2）AD50C初始化。初始化。 （3）用戶代碼的編寫。）用戶代碼的編寫。 8.6 主機接口（主機接口（HPI）n8.6.1 HPI-8接口的結構接口的結構n8.6.2 HPI-8控制寄存器和接口信號控制寄存器和接口信號n8.6.3 HPI-8接口與主機的連接

40、框圖接口與主機的連接框圖n8.6.4 HPI的的8條數據線作通用的條數據線作通用的I/O引腳引腳8.6.1 HPI-8接口的結構接口的結構nHPI-8是一個是一個8位的并行口，外部主機是位的并行口，外部主機是HPI的主控的主控者，者，HPI-8作為主機的從設備，其框圖如圖作為主機的從設備，其框圖如圖8-35所所示。其接口包括一個示。其接口包括一個8比特的雙向數據總線、各種比特的雙向數據總線、各種控制信號及控制信號及3個寄存器。片外的主機通過修改個寄存器。片外的主機通過修改HPI控制寄存器（控制寄存器（HPIC）設置工作方式，通過設置）設置工作方式，通過設置HPI地址寄存器（地址寄存器（HPIA

41、）來指定要訪問的片內）來指定要訪問的片內RAM單元，通過讀單元，通過讀/寫數據鎖存器（寫數據鎖存器（HPID）來對指）來對指定存儲器單元讀定存儲器單元讀/寫。主機通過寫。主機通過HCNTL0、HCNTLl管腳電平選擇管腳電平選擇3個寄存器中的一個。個寄存器中的一個。圖8-35 HPI-8框圖8.6.2 HPI-8控制寄存器和接口信號控制寄存器和接口信號nHPI控制寄存器（控制寄存器（HPIC）狀態(tài)位控制著）狀態(tài)位控制著HPI操作：操作：（1）BOB：字節(jié)次序位。：字節(jié)次序位。 （2）SMOD：標準：標準HPI-8尋址方式位。尋址方式位。 （3）DSPINT：主機向：主機向C54x發(fā)出中斷位。發(fā)

42、出中斷位。 （4）HINT：C54x向主機發(fā)出中斷位。向主機發(fā)出中斷位。 （5）XHPIA：增強：增強HPI-8擴展尋址使能位。擴展尋址使能位。（6）HPIENA：增強：增強HPI-8使能狀態(tài)位。使能狀態(tài)位。主機從HPIC寄存器讀出數據 主機寫入HPIC寄存器的數據C54x從HPIC寄存器讀出的數據C54x寫入HPIC寄存器的數據圖8-36 標準HPI-8的HPIC寄存器位結構圖主機從HPIC寄存器讀出數據主機寫入HPIC寄存器的數據C54xx從HPIC寄存器讀出的數據C54xx寫入HPIC寄存器的數據圖8-37 增強HPI-8的HPIC寄存器位結構圖表8-30 HPI-8接口信號名稱及其功能

43、8.6.3 HPI-8接口與主機的連接框圖接口與主機的連接框圖圖8-38 C54x HPI與主機鏈接框圖返回本節(jié)8.6.4 HPI的的8條數據線作通用的條數據線作通用的I/O引腳引腳表8-31 通用I/O控制寄存器(GPIOCR)各位的功能8.7 外部總線操作外部總線操作n8.7.1 軟件等待狀態(tài)發(fā)生器軟件等待狀態(tài)發(fā)生器n8.7.2 可編程分區(qū)切換邏輯可編程分區(qū)切換邏輯n8.7.3 外部總線接口定時外部總線接口定時8.7.1 軟件等待狀態(tài)發(fā)生器軟件等待狀態(tài)發(fā)生器表8-32 軟件等待狀態(tài)寄存器（SWWSR）各字段的功能表8-33 軟件等待狀態(tài)控制寄存器（SWCR）的功能8.7.2 可編程分區(qū)切換

44、邏輯可編程分區(qū)切換邏輯表8-34 分區(qū)轉換控制寄存器（BSCR）各字段的功能圖8-39 存儲器兩次讀操作之間分區(qū)切換圖8-40 程序存儲器讀切換到數據存儲器讀8.7.3 外部總線接口定時外部總線接口定時1存儲器尋址定時圖存儲器尋址定時圖n如圖如圖8-41所示為存儲器讀所示為存儲器讀讀讀寫操作時序圖。如圖寫操作時序圖。如圖8-42所示為存儲器寫所示為存儲器寫寫寫讀操作時序圖。寫操作的讀操作時序圖。寫操作的地址線和數據線繼續(xù)保持有效約半個周期，緊跟著寫地址線和數據線繼續(xù)保持有效約半個周期，緊跟著寫操作之后的讀操作也要兩個機器周期。操作之后的讀操作也要兩個機器周期。n如圖如圖8-43所示為程序空間讀

45、插入一個等待周期的存儲所示為程序空間讀插入一個等待周期的存儲器讀器讀讀讀寫操作時序圖。寫操作時序圖。圖8-41 存儲器讀讀寫操作時序圖8-42 存儲器寫寫讀操作時序圖8-43 存儲器讀讀寫操作時序（程序空間讀插入一個等待周期）2I/O尋址定時圖尋址定時圖n如圖如圖8-44所示為并行所示為并行I/O口讀口讀寫寫讀操作時序圖。讀操作時序圖。如圖如圖8-45所示為所示為插入一個等待周期的插入一個等待周期的并行并行I/O口讀口讀寫寫讀操作時序圖。每次讀操作時序圖。每次I/O讀寫操作都延長一個機讀寫操作都延長一個機器周期。器周期。n如果如果I/O讀讀/寫操作緊跟在存儲器讀寫操作緊跟在存儲器讀/寫操作之后

46、，則寫操作之后，則I/O讀讀/寫操作至少寫操作至少3個機器周期，如果存儲器讀操作個機器周期，如果存儲器讀操作緊跟在緊跟在I/O讀讀/寫操作之后，則存儲器讀操作至少寫操作之后，則存儲器讀操作至少2個個機器周期。機器周期。圖8-44 并行I/O口讀寫讀操作時序圖8-45 并行I/O口讀寫讀操作時序（插入一個等待周期）3軟、硬件等待狀態(tài)的使用軟、硬件等待狀態(tài)的使用nDSP無論是運算還是存取數據，速度都很快，但外部無論是運算還是存取數據，速度都很快，但外部存儲器或其他設備的讀寫周期都較長。因此經常用存儲器或其他設備的讀寫周期都較長。因此經常用等待方式訪問外存儲器。等待方式訪問外存儲器。nDSP有軟等待（內等待）、硬等待（外等待）訪問控有軟等待（內等待）、硬等待（外等待）訪問控制以便于與不同速度的外圍器件交換數據，同時制以便于與不同速度的外圍器件交換數據，同時DSP自身的運行速度又可以保持很高。軟、硬件等待都自身的運行速度又可以保持很高。軟、硬件等待都可以分別對不同類型、不同地址范圍的外設產生不可以分別對不同類型、不同地址范圍的外設產生不同的等待狀態(tài)數。同的等待狀態(tài)數。