《基本邏輯運(yùn)算及集成邏輯門實(shí)用教案》由會(huì)員分享，可在線閱讀，更多相關(guān)《基本邏輯運(yùn)算及集成邏輯門實(shí)用教案（47頁珍藏版）》請?jiān)谘b配圖網(wǎng)上搜索。

1、2.1 2.1 基本基本(jbn)(jbn)邏輯運(yùn)算邏輯運(yùn)算 邏輯變量邏輯變量 可能性：非可能性：非“真真”即即“假假” 邏輯常量邏輯常量 “真真” 1” 1；“假假” 0” 0 邏輯函數(shù)邏輯函數(shù)(hnsh)(hnsh) 輸出變量輸出變量 輸入變量輸入變量,.),(CBAfF 第1頁/共46頁第一頁，共47頁。2.1.1 2.1.1 與邏輯與邏輯(lu j)(lu j)（與運(yùn)算、邏輯（與運(yùn)算、邏輯(lu (lu j)j)乘）乘）A : A : 閉合閉合(b h)(b h)與否與否B : B : 閉合閉合(b h)(b h)與否與否F : F : 亮與否亮與否(a) (a) (b) (b) 真值

2、表真值表A BA BF FA BA BF F假假 假假假假 真真真真 假假真真 真真假假假假假假真真0 00 00 10 11 01 01 11 10 00 00 01 1AFBE第2頁/共46頁第二頁，共47頁。2.1.1 2.1.1 與邏輯與邏輯(lu j)(lu j)（與運(yùn)算、邏輯（與運(yùn)算、邏輯(lu j)(lu j)乘）乘） 基本運(yùn)算基本運(yùn)算(yn sun)(yn sun)規(guī)則規(guī)則 00=000=001=001=0 10=010=011=111=1 0A=00A=01A=A1A=A AA=AAA=A (A(A為任意邏輯變量為任意邏輯變量) )(a)FAB(b)FAB(c)&FAB我國常

3、用我國常用(chn yn)的傳統(tǒng)符號(hào)的傳統(tǒng)符號(hào)國外流行符號(hào)國外流行符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào)BAF=第3頁/共46頁第三頁，共47頁。2.1.2 2.1.2 或邏輯或邏輯(lu j)(lu j)（或運(yùn)算、邏輯（或運(yùn)算、邏輯(lu j)(lu j)或）或） 基本運(yùn)算基本運(yùn)算(yn sun)(yn sun)規(guī)則規(guī)則 0+0=00+0=0 0+1=1 1+0=1 0+1=1 1+0=1 1+1=1 0+A=A 1+A=11+1=1 0+A=A 1+A=1 A+A=AA+A=AA BA BF F0 00 00 10 11 01 01 11 10 01 11 11 1FABFABFAB

4、(b)(c)(a)我國常用的傳統(tǒng)我國常用的傳統(tǒng)(chuntng)符號(hào)符號(hào)國外流行符號(hào)國外流行符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào)BAF+第4頁/共46頁第四頁，共47頁。2.1.3 2.1.3 非邏輯非邏輯(lu j)(lu j)(非運(yùn)算，邏輯非運(yùn)算，邏輯(lu j)(lu j)反）反） 基本運(yùn)算基本運(yùn)算(yn sun)規(guī)則規(guī)則A AF F真真假假假假真真10 01A AF F0 01 11 10 0(a)FA(b)FA(c)1FA我國常用我國常用(chn yn)的傳統(tǒng)符號(hào)的傳統(tǒng)符號(hào)國外流行符號(hào)國外流行符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào)AF第5頁/共46頁第五頁，共47頁。2

5、.2 2.2 常用復(fù)合常用復(fù)合(fh)(fh)邏輯邏輯復(fù)合邏輯復(fù)合邏輯基本基本(jbn)邏輯的簡單組合邏輯的簡單組合復(fù)合門復(fù)合門實(shí)現(xiàn)復(fù)合邏輯的電路實(shí)現(xiàn)復(fù)合邏輯的電路第6頁/共46頁第六頁，共47頁。2.2.1 2.2.1 與非邏輯與非邏輯(lu j) (lu j) 與非門與非門我國常用的傳統(tǒng)我國常用的傳統(tǒng)(chuntng)符號(hào)符號(hào)國外流行國外流行(lixng)符號(hào)符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào) “與與”和和“非非”的組合的組合 先先“與與”再再“非非”(b)(c)(a)FBAFABFA&B_BAF .第7頁/共46頁第七頁，共47頁。2.2.2 2.2.2 或非邏輯或非邏輯(lu

6、 j) (lu j) 或非門或非門我國常用的傳統(tǒng)我國常用的傳統(tǒng)(chuntng)符號(hào)符號(hào)國外流行國外流行(lixng)符號(hào)符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào) “或或”和和“非非”的組合的組合 先先“或或”再再“非非”_BAF+(b)(c)(a)FBAFABAFB第8頁/共46頁第八頁，共47頁。2.2.3 2.2.3 與或非邏輯與或非邏輯(lu j) (lu j) 與或非門與或非門我國常用的傳統(tǒng)我國常用的傳統(tǒng)(chuntng)符號(hào)符號(hào)國外流行國外流行(lixng)符號(hào)符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào) “與與”、“或或”、“非非”的組合的組合 先先“與與”再再“或或”后后“

7、非非”CDABF+(c)(a)FBADC(b)FABCDFBADC1&第9頁/共46頁第九頁，共47頁。2.2.4 “2.2.4 “異或異或”邏輯邏輯(lu j)(lu j)及及“同或同或”邏輯邏輯(lu j)(lu j)A BA B0 00 00 10 11 01 01 11 10 01 11 10 01 10 00 01 1ABABBAF+BABABAF+BAFBAF 異或異或 同或同或第10頁/共46頁第十頁，共47頁。1 1、異或邏輯、異或邏輯(lu j) (lu j) 異或門異或門我國常用的傳統(tǒng)我國常用的傳統(tǒng)(chuntng)符號(hào)符號(hào)國外流行國外流行(lixng)符號(hào)符號(hào)國家（國際）

8、標(biāo)準(zhǔn)符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào) 若輸入變量若輸入變量A A、B B 取值相異，則輸出變量取值相異，則輸出變量F F 為為1 1； 若輸入變量若輸入變量A A、B B 取值相同，則輸出變量取值相同，則輸出變量F F 為為0 0。BABABAF+(c) (a) FABFBAFAB 1(b)第11頁/共46頁第十一頁，共47頁。2 2、 同或邏輯同或邏輯(lu j) (lu j) 同或門同或門我國常用我國常用(chn yn)的傳統(tǒng)符號(hào)的傳統(tǒng)符號(hào)國外流行國外流行(lixng)符號(hào)符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào)國家（國際）標(biāo)準(zhǔn)符號(hào) 若輸入變量若輸入變量A A、B B 取值相同，則輸出變量取值相同，則輸出變量F

9、F 為為1 1； 若輸入變量若輸入變量A A、B B 取值相異，則輸出變量取值相異，則輸出變量F F 為為0 0。(b)(c)(a)FABFBAFABABABBAF+第12頁/共46頁第十二頁，共47頁。3 3、反函數(shù)、反函數(shù) 定義定義 對于輸入對于輸入(shr)(shr)變量的所有取值組合，函數(shù)變量的所有取值組合，函數(shù)F1F1和和F2F2的取值總是相反，則稱的取值總是相反，則稱F1F1和和F2F2互為反函數(shù)。互為反函數(shù)。A BA B結(jié)結(jié) 論論0 00 00 10 11 01 01 11 10 01 11 10 01 10 00 01 1BAFBAF1221-FFFF或BABABABA第13頁

10、/共46頁第十三頁，共47頁。2.2.4 2.2.4 多變量多變量(binling)(binling)的的“異或異或”運(yùn)算運(yùn)算多變量多變量(binling)(binling)的的“異或異或”電路電路 ABC1(a)BADF1111C(b)FF1F1F2CBACBACFF)(1DCBADCBAFFF)()(21第14頁/共46頁第十四頁，共47頁。多變量的多變量的“異或異或”邏輯邏輯輸入變量中，有奇數(shù)個(gè)輸入變量中，有奇數(shù)個(gè)1 1時(shí)，輸出值為時(shí)，輸出值為1 1；反之，輸出值為反之，輸出值為0 0。應(yīng)用應(yīng)用(yngyng)(yngyng)于奇偶校驗(yàn)于奇偶校驗(yàn)偶校驗(yàn)碼校驗(yàn)位的產(chǎn)生電路；偶校驗(yàn)碼校驗(yàn)位的

11、產(chǎn)生電路；奇校驗(yàn)碼的接收端的錯(cuò)碼檢測電路。奇校驗(yàn)碼的接收端的錯(cuò)碼檢測電路。第15頁/共46頁第十五頁，共47頁。2.2.4 2.2.4 多變量多變量(binling)(binling)的的“同或同或”運(yùn)運(yùn)算算多變量多變量(binling)(binling)的的“同或同或”電路電路 ABC y y1BAD Cyy1y2DCBADCBAyyy )()(21CBACBACyy )(1第16頁/共46頁第十六頁，共47頁。 偶數(shù)個(gè)變量的偶數(shù)個(gè)變量的“同或同或” = ” = 這些這些(zhxi)(zhxi)變量的變量的“異或異或”之非之非 奇數(shù)個(gè)變量的奇數(shù)個(gè)變量的“同或同或” = ” = 這些這些(zh

12、xi)(zhxi)變量的變量的“異或異或”BABADCBADCBACBACBA第17頁/共46頁第十七頁，共47頁。2.3.1 2.3.1 正負(fù)正負(fù)(zhn f)(zhn f)邏輯邏輯 正邏輯正邏輯 高電平高電平UOH UOH “真真” (1)” (1)； 低電平低電平UOLUOL“假假” (0)” (0)。 負(fù)邏輯負(fù)邏輯 與上相反與上相反(xingfn)(xingfn) 邏輯電平（邏輯電平（ UOH UOH和和UOLUOL） 因邏輯器件內(nèi)部結(jié)構(gòu)不同而異因邏輯器件內(nèi)部結(jié)構(gòu)不同而異; ; UOHUOH和和UOLUOL的差值愈大，電路可靠性越高。的差值愈大，電路可靠性越高。2.3 2.3 正負(fù)正負(fù)

13、(zhn f)(zhn f)邏輯邏輯第18頁/共46頁第十八頁，共47頁。2.3.2 2.3.2 邏輯運(yùn)算的優(yōu)先邏輯運(yùn)算的優(yōu)先(yuxin)(yuxin)級別級別 邏輯運(yùn)算的先后順序邏輯運(yùn)算的先后順序 首先進(jìn)行級別首先進(jìn)行級別(jbi)高的邏輯運(yùn)算高的邏輯運(yùn)算 盡量使用括號(hào)避免混亂盡量使用括號(hào)避免混亂 加加同或同或異或異或乘乘括號(hào)括號(hào)(kuho)(kuho)長非號(hào)長非號(hào) 第19頁/共46頁第十九頁，共47頁。2.3.3 2.3.3 邏輯運(yùn)算的完備邏輯運(yùn)算的完備(wnbi)(wnbi)性性 完備集的定義完備集的定義 可以可以(ky)(ky)組合構(gòu)成所有邏輯函數(shù)的邏輯組合構(gòu)成所有邏輯函數(shù)的邏輯 完

14、備集的例子完備集的例子 “與與”、“或或”、“非非” 不便于制造不便于制造 “與非與非” “或非或非” “與或非與或非”第20頁/共46頁第二十頁，共47頁。2.4 2.4 集集 成成 邏邏 輯輯 門門 集成集成(j chn)電路電路 把若干個(gè)器件及其連線，按照一定的功能要求，制做在同一塊半導(dǎo)體基片上的產(chǎn)把若干個(gè)器件及其連線，按照一定的功能要求，制做在同一塊半導(dǎo)體基片上的產(chǎn)品。品。 數(shù)字集成數(shù)字集成(j chn)電路（邏輯集成電路（邏輯集成(j chn)電路）電路） 完成邏輯功能或數(shù)字功能的集成完成邏輯功能或數(shù)字功能的集成(j chn)電路。電路。 集成集成(j chn)邏輯門邏輯門 最簡單的

15、數(shù)字集成最簡單的數(shù)字集成(j chn)電路。電路。第21頁/共46頁第二十一頁，共47頁。2.4.1 TTL2.4.1 TTL與非門與非門電路電路(dinl)原理圖原理圖UCC5 Vb1V23 kc1e1e2e3ABCV1750R2R43 k360100R5V3V4V5FUO(a)c2R1R3 輸入有低電平輸入有低電平0.3V0.3V時(shí)，時(shí)，V1V1發(fā)射結(jié)導(dǎo)通，發(fā)射結(jié)導(dǎo)通，Vb1Vb1為為1V1V，使得，使得V2V2與與V5V5也截止也截止(jizh)(jizh)，V3V3、V4V4管導(dǎo)通，輸出高電平。管導(dǎo)通，輸出高電平。輸入端全為高電輸入端全為高電平時(shí)，平時(shí)，V1V1發(fā)射結(jié)發(fā)射結(jié)截止截止(j

16、izh)(jizh)，V1V1集電結(jié)、集電結(jié)、V2V2和和V5V5管的發(fā)射結(jié)正管的發(fā)射結(jié)正向偏置而導(dǎo)通，向偏置而導(dǎo)通，致使致使V3V3管微導(dǎo)通，管微導(dǎo)通，V4V4管截止管截止(jizh),(jizh),最終最終輸出端為低電平。輸出端為低電平。CABF 1 1、工作原理、工作原理輸入級，實(shí)輸入級，實(shí)現(xiàn)與運(yùn)算現(xiàn)與運(yùn)算中間級，控制V4和V5輸出級，實(shí)現(xiàn)輸出級，實(shí)現(xiàn)非運(yùn)算非運(yùn)算第22頁/共46頁第二十二頁，共47頁。R1bUCCe1e2e3cABCR1VD1VD2VD3e1e2e3cABCVD4P1bUCC(b)多射體晶體管等效多射體晶體管等效(dn xio)圖圖第23頁/共46頁第二十三頁，共47頁

17、。2 2、主要參數(shù)、主要參數(shù) 輸出高電平輸出高電平UOHUOH 至少一個(gè)輸入端接至少一個(gè)輸入端接(dun ji)(dun ji)低電平時(shí)，輸出的電壓低電平時(shí)，輸出的電壓 2.42.43.6V3.6V，標(biāo)準(zhǔn)輸出高電平，標(biāo)準(zhǔn)輸出高電平3.0V (UIH=3.0V)3.0V (UIH=3.0V) 輸出低電平輸出低電平UOLUOL 所有輸入端接所有輸入端接(dun ji)(dun ji)高電平時(shí)，輸出的電壓高電平時(shí)，輸出的電壓 0 00.5V0.5V，標(biāo)準(zhǔn)輸出低電平，標(biāo)準(zhǔn)輸出低電平0.3V (UIL=0.3V)0.3V (UIL=0.3V)第24頁/共46頁第二十四頁，共47頁。 開門電平開門電平UO

18、NUON 保證與非門輸出標(biāo)準(zhǔn)保證與非門輸出標(biāo)準(zhǔn)(biozhn)(biozhn)低電平時(shí)，允許輸入的高電平的最小值低電平時(shí)，允許輸入的高電平的最小值 1.41.41.8V1.8V 關(guān)門電平關(guān)門電平UOFFUOFF 保證與非門輸出標(biāo)準(zhǔn)保證與非門輸出標(biāo)準(zhǔn)(biozhn)(biozhn)高電平的高電平的90%(2.7 V)90%(2.7 V)時(shí)，允許輸入的低電平的最時(shí)，允許輸入的低電平的最大值大值 0.80.81 V1 V第25頁/共46頁第二十五頁，共47頁。 高電平噪聲容限高電平噪聲容限( (高電平干擾容限高電平干擾容限)UNH)UNH 在保證在保證(bozhng)(bozhng)與非門輸出低電平

19、的前提條件下，與非門輸出低電平的前提條件下， 允許疊加在輸入高電平上的允許疊加在輸入高電平上的最大負(fù)向干擾電壓；最大負(fù)向干擾電壓； UNH=UIH-UON=3-1.8=1.2VUNH=UIH-UON=3-1.8=1.2V。 高電平噪聲容限高電平噪聲容限( (低電平干擾容限低電平干擾容限)UNL)UNL 保證保證(bozhng)(bozhng)與非門輸出高電平的前提下，允許疊加在輸入低電平上的最大正與非門輸出高電平的前提下，允許疊加在輸入低電平上的最大正向干擾電壓；向干擾電壓； UNL=UOFF-UIL=0.8-0.3=0.5VUNL=UOFF-UIL=0.8-0.3=0.5V。第26頁/共46

20、頁第二十六頁，共47頁。 導(dǎo)通延遲時(shí)間導(dǎo)通延遲時(shí)間tpHLtpHL 從輸入端接入高電平開始，到輸出從輸入端接入高電平開始，到輸出(shch)(shch)端輸出端輸出(shch)(shch)低電平為止，低電平為止，所經(jīng)歷的時(shí)間；所經(jīng)歷的時(shí)間； 截止延遲時(shí)間截止延遲時(shí)間tpLHtpLH 從輸入端接入低電平開始，到輸出從輸入端接入低電平開始，到輸出(shch)(shch)端輸出端輸出(shch)(shch)高電平為止，高電平為止，所經(jīng)歷的時(shí)間所經(jīng)歷的時(shí)間 平均傳輸延遲時(shí)間平均傳輸延遲時(shí)間tpdtpdTTLTTL與非門的延遲時(shí)間與非門的延遲時(shí)間 UIUOAAtpHLBBtpLH)(21pLHpHLpd

21、ttt+第27頁/共46頁第二十七頁，共47頁。n 扇入系數(shù)扇入系數(shù)NINIn 扇入系數(shù)是門電路的輸入端數(shù)。一般扇入系數(shù)是門電路的輸入端數(shù)。一般NI5NI5，最多不超過最多不超過8 8。當(dāng)需要的輸入端數(shù)超過。當(dāng)需要的輸入端數(shù)超過NINI時(shí)，可以時(shí)，可以用與擴(kuò)展器來實(shí)現(xiàn)。用與擴(kuò)展器來實(shí)現(xiàn)。n 扇出系數(shù)扇出系數(shù)NONOn 在保證門電路輸出正確在保證門電路輸出正確(zhngqu)(zhngqu)的邏輯電的邏輯電平和不出現(xiàn)過功耗的前提下，其輸出端允許連接的平和不出現(xiàn)過功耗的前提下，其輸出端允許連接的同類門的輸入端數(shù)。一般同類門的輸入端數(shù)。一般NO8NO8，NONO越大，表明門越大，表明門的負(fù)載能力越強(qiáng)

22、。的負(fù)載能力越強(qiáng)。 第28頁/共46頁第二十八頁，共47頁。2.4.2 OC2.4.2 OC門和三態(tài)門門和三態(tài)門 一般的一般的TTLTTL門門 不能把兩個(gè)不能把兩個(gè)(lin )(lin )或兩個(gè)或兩個(gè)(lin )(lin )以上的以上的TTLTTL門電路的輸出端直接并接在一起門電路的輸出端直接并接在一起 產(chǎn)生的大電流會(huì)導(dǎo)致門電路因功耗過大而損壞產(chǎn)生的大電流會(huì)導(dǎo)致門電路因功耗過大而損壞; ; 不能輸出正確的邏輯電平，從而造成邏輯混亂。不能輸出正確的邏輯電平，從而造成邏輯混亂。 OCOC門和三態(tài)門門和三態(tài)門 允許輸出端直接并接在一起的兩種允許輸出端直接并接在一起的兩種TTLTTL門。門。第29頁/

23、共46頁第二十九頁，共47頁。1 1、OCOC門（集電極開路門（集電極開路(kil)(kil)門）門）電路電路(dinl)原理圖原理圖常用常用(chn yn)符號(hào)符號(hào)國際符號(hào)國際符號(hào)ABFABF&(b) (c) FABV1V5V2R3R2R1(a) UccRc接上外拉電阻后接上外拉電阻后就是與非門就是與非門第30頁/共46頁第三十頁，共47頁。OCOC門門 線與線與CDABFFF21OCOC門并聯(lián)門并聯(lián)(bnglin)(bnglin)電路電路等效等效(dn xio)邏輯電路邏輯電路(b)BADCFF1F2&(a)&ABCD門2門1F1F2線與FRCICC第31頁/共46頁第三十一頁，共47頁。

24、2 2 、三態(tài)門、三態(tài)門(TS(TS門或門或TSLTSL門門) )(a)(a)電路電路(dinl)(dinl)原理圖原理圖(b)(b)我國常用我國常用(chn yn)(chn yn)符號(hào)符號(hào)(d)(d)國家標(biāo)準(zhǔn)國家標(biāo)準(zhǔn)(u ji bio zhn)(u ji bio zhn)符號(hào)符號(hào)(c)(c)常外流行符號(hào)常外流行符號(hào)AFUCC 5 VV4V5V3V2V1B3 kR2R5R4UOR1b1e1e2R6G3 kR3360750100V6VD(a)(c)(d)(b)FBAGFABGFABENGG=0G=0，選通狀態(tài)，選通狀態(tài)G=1G=1，高阻狀態(tài)，高阻狀態(tài)第32頁/共46頁第三十二頁，共47頁。 G

25、= 0G = 0 正常的與非門正常的與非門 G = 1G = 1 禁止?fàn)顟B(tài)禁止?fàn)顟B(tài) 輸出輸出(shch)(shch)端相當(dāng)于懸空端相當(dāng)于懸空 三態(tài)門與負(fù)載之間三態(tài)門與負(fù)載之間 無信號(hào)聯(lián)系無信號(hào)聯(lián)系 注意注意 禁止?fàn)顟B(tài)不是邏輯狀態(tài)禁止?fàn)顟B(tài)不是邏輯狀態(tài) 三態(tài)門不是三值邏輯門三態(tài)門不是三值邏輯門G A BG A BF F1 X X1 X X0 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 1高阻高阻1 11 11 10 0第33頁/共46頁第三十三頁，共47頁。3 3、 三態(tài)門和三態(tài)門和OCOC門的性能比較門的性能比較 三態(tài)門的開關(guān)三態(tài)門的開關(guān)(kigun)(kigun)

26、速度比速度比OCOC門快。門快。 允許接到總線上的三態(tài)門的個(gè)數(shù)，原則上允許接到總線上的三態(tài)門的個(gè)數(shù)，原則上不受不受 限制，但允許接到總線上的限制，但允許接到總線上的OCOC門的個(gè)數(shù)受門的個(gè)數(shù)受到上到上 拉電阻取值條件的限制。拉電阻取值條件的限制。 OC OC門可以實(shí)現(xiàn)門可以實(shí)現(xiàn)“線與線與”邏輯，而三態(tài)門則邏輯，而三態(tài)門則不能。不能。第34頁/共46頁第三十四頁，共47頁。2.4.3 MOS2.4.3 MOS集成集成(j chn)(j chn)邏輯門邏輯門 MOSMOS邏輯門邏輯門 用絕緣柵場效應(yīng)管制作的邏輯門。用絕緣柵場效應(yīng)管制作的邏輯門。 PMOSPMOS邏輯電路邏輯電路 用用P P溝道溝道

27、MOSMOS管制作；管制作； 由于工作速度低，不便和由于工作速度低，不便和TTLTTL電路連接。電路連接。 NMOSNMOS邏輯電路邏輯電路 用用N N溝道溝道MOSMOS管制作；管制作； 其工作速度高，便于和其工作速度高，便于和TTLTTL電路連接。但不適宜制作通用型邏輯集成電路。電路連接。但不適宜制作通用型邏輯集成電路。 CMOSCMOS邏輯電路邏輯電路 用用P P溝道和溝道和N N溝道兩種溝道兩種MOSMOS管構(gòu)成的互補(bǔ)管構(gòu)成的互補(bǔ)(h b)(h b)電路制作的；電路制作的； 工作速度高，功耗小，便于和工作速度高，功耗小，便于和TTLTTL電路連接，適用面廣。電路連接，適用面廣。第35頁

28、/共46頁第三十五頁，共47頁。1 1、 CMOS CMOS反相門反相門(CMOS(CMOS非門非門(fi mn)(fi mn) CMOS CMOS門反相器電路門反相器電路(dinl) (dinl) U UDDDDU UO OU UI IV V2 2( (P P溝道溝道(u do)(u do) )V V1 1( (N N溝道溝道) )G G1 1G G2 2S S2 2S S1 1 當(dāng)當(dāng)U UI I= =U UILIL=0V=0V時(shí)，時(shí)，U UGS1GS1=0=0U UTNTN，因，因此此V V1 1截止。此時(shí)截止。此時(shí)U UGS2GS2=-=-U UDDDD U UTNTN，故，故V V1

29、1導(dǎo)通。此時(shí)導(dǎo)通。此時(shí)U UGS2GS2=0=0U UTPTP，因此，因此V2V2截止。截止。所以，所以，U UO O= =U UOLOL00，即輸出低電平。，即輸出低電平。第36頁/共46頁第三十六頁，共47頁。2 2、CMOSCMOS與非門與非門CMOSCMOS與非門電路與非門電路(dinl)(dinl)U UDDDDF FV V3 3( (P P) )A AB BV V4 4( (P P) )V V2 2( (N N) )V V1 1( (N N) ) 當(dāng)兩個(gè)輸入端當(dāng)兩個(gè)輸入端A A、B B均輸均輸入高電平時(shí)，入高電平時(shí)，V1V1和和V2V2的的“柵柵- -襯襯”間的電壓均為間的電壓均為

30、UDDUDD，其值，其值大于大于UTNUTN，故，故V1V1和和V2V2均產(chǎn)生溝均產(chǎn)生溝道而導(dǎo)通。而道而導(dǎo)通。而V3V3和和V4V4的的“柵柵 - - 襯襯”間的電壓均為間的電壓均為0 0，其值，其值大于大于UTPUTP，故，故V3V3和和V4V4均不產(chǎn)生均不產(chǎn)生溝 道 而 截 止 ， 因 而溝 道 而 截 止 ， 因 而 F F 端 的端 的(dund)(dund)輸出電壓輸出電壓UO=UOL0 UO=UOL0 V V。第37頁/共46頁第三十七頁，共47頁。2 2、CMOSCMOS與非門與非門CMOSCMOS與非門電路與非門電路(dinl)(dinl)U UDDDDF FV V3 3( (

31、P P) )A AB BV V4 4( (P P) )V V2 2( (N N) )V V1 1( (N N) ) 當(dāng)兩個(gè)輸入端當(dāng)兩個(gè)輸入端A A和和B B中至中至少有一個(gè)輸入低電平少有一個(gè)輸入低電平(UIL=0)(UIL=0)時(shí)，時(shí)，V1V1和和V2V2中至少有一個(gè)不中至少有一個(gè)不能產(chǎn)生導(dǎo)電溝道，處于截止能產(chǎn)生導(dǎo)電溝道，處于截止?fàn)顟B(tài)。狀態(tài)。V3V3和和V4V4中至少有一個(gè)中至少有一個(gè)產(chǎn)生溝道，處于導(dǎo)通狀態(tài)。產(chǎn)生溝道，處于導(dǎo)通狀態(tài)。 所以此種情況下，所以此種情況下，F(xiàn) F端的輸出端的輸出(shch)(shch)電壓電壓UO=UOHUDDUO=UOHUDD。 因此因此F F 和和A A、B B之

32、間是之間是“與非邏輯與非邏輯”關(guān)系。關(guān)系。第38頁/共46頁第三十八頁，共47頁。3. CMOS3. CMOS或非門或非門 當(dāng)兩個(gè)(lin )輸入端 A 、 B 均 輸 入 低 電 平(UIL=0V)時(shí)，V1和V2均不開啟，處于截止?fàn)顟B(tài)；V3和V4均被開啟導(dǎo)通。故F端必定輸出高電平UOHUDD FV1(N)BAV2(N)V3(P)V4(P)UDDCMOSCMOS或非門電路或非門電路(dinl) (dinl) 第39頁/共46頁第三十九頁，共47頁。3. CMOS3. CMOS或非門或非門FV1(N)BAV2(N)V3(P)V4(P)UDDCMOSCMOS或非門電路或非門電路(dinl) (di

33、nl) 當(dāng)兩個(gè)輸入端當(dāng)兩個(gè)輸入端A A、B B中至少中至少有一個(gè)為高電平時(shí)，有一個(gè)為高電平時(shí)，V1V1和和V2V2中中至少有一個(gè)開啟導(dǎo)通；至少有一個(gè)開啟導(dǎo)通；V3V3和和V4V4中至少有一個(gè)不產(chǎn)生溝道而截中至少有一個(gè)不產(chǎn)生溝道而截止。故止。故F F端必輸出端必輸出(shch)(shch)低電低電平平UOL0UOL0。 因此因此F F 和和A A、B B之間是之間是“或或非邏輯非邏輯”關(guān)系。關(guān)系。第40頁/共46頁第四十頁，共47頁。4. CMOS4. CMOS傳輸傳輸(chun sh)(chun sh)門門CCV2V1UI / UOUO / UIUDD 當(dāng)當(dāng)C = UDD, C=0VC = U

34、DD, C=0V時(shí)，時(shí)，V1V1的的UGB1=UDDUTN,UGB1=UDDUTN,故故V1V1導(dǎo)通；導(dǎo)通； V2 V2的的UGB2=-UDD UTP, UGB2=-UDD UTP, 故故V2V2也導(dǎo)通。也導(dǎo)通。此時(shí)在此時(shí)在V1V1和和V2V2的的“漏漏 - - 源源”之之間產(chǎn)生導(dǎo)電溝道，使輸入端與輸間產(chǎn)生導(dǎo)電溝道，使輸入端與輸出端之間形成出端之間形成(xngchng)(xngchng)導(dǎo)電導(dǎo)電通路，相當(dāng)于開關(guān)接通。通路，相當(dāng)于開關(guān)接通。 CMOSCMOS傳輸傳輸(chun sh)(chun sh)門門第41頁/共46頁第四十一頁，共47頁。4. CMOS4. CMOS傳輸傳輸(chun sh

35、)(chun sh)門門CCV2V1UI / UOUO / UIUDD 當(dāng)當(dāng)C=0C=0，C=UDDC=UDD時(shí)，時(shí)，V1V1的的UGB1=0UTNUGB1=0 UTPUGB2=0 UTP，故，故V2V2也也不能產(chǎn)生導(dǎo)電溝道。所以，不能產(chǎn)生導(dǎo)電溝道。所以， 在在這種情況下，輸入端與輸出端這種情況下，輸入端與輸出端之間呈現(xiàn)高阻抗之間呈現(xiàn)高阻抗(zkng)(zkng)狀態(tài)，狀態(tài)， 相當(dāng)于開關(guān)斷開。相當(dāng)于開關(guān)斷開。 CMOSCMOS傳輸傳輸(chun sh)(chun sh)門門第42頁/共46頁第四十二頁，共47頁。5. CMOS5. CMOS三態(tài)非門三態(tài)非門FV2(N)V4(P)UDD1GAV3

36、(P)V1(N)CMOSCMOS三態(tài)非門電路三態(tài)非門電路 當(dāng)當(dāng)G=1G=1時(shí)，時(shí)，V1V1和和V4V4均不產(chǎn)生均不產(chǎn)生導(dǎo)電溝道，不論導(dǎo)電溝道，不論A A為何值，為何值，F(xiàn) F端端均處于高阻態(tài)。均處于高阻態(tài)。 當(dāng)當(dāng)G=0G=0時(shí)，時(shí)，V1V1和和V4V4均產(chǎn)生導(dǎo)均產(chǎn)生導(dǎo)電溝道，處于導(dǎo)通狀態(tài)。此時(shí)電溝道，處于導(dǎo)通狀態(tài)。此時(shí)若把若把V1V1和和V4V4近似用短路線代替近似用短路線代替(dit)(dit)，則該電路就反相器一，則該電路就反相器一樣，完成非運(yùn)算樣，完成非運(yùn)算F=AF=A。 第43頁/共46頁第四十三頁，共47頁。CMOSCMOS邏輯電路邏輯電路(lu j din l)(lu j din

37、l)的的特點(diǎn)特點(diǎn) 工作速度比工作速度比TTLTTL稍低稍低 扇出系數(shù)扇出系數(shù)NONO大大 靜態(tài)功耗小靜態(tài)功耗小 集成度高集成度高 電源電壓電源電壓(diny)(diny)允許范圍大，允許范圍大， 約為約為3-20 V3-20 V 輸出高低電平擺幅大輸出高低電平擺幅大 抗干擾能力強(qiáng)抗干擾能力強(qiáng) 溫度穩(wěn)定性好溫度穩(wěn)定性好 抗輻射能力強(qiáng)抗輻射能力強(qiáng) 電路結(jié)構(gòu)簡單，成本低電路結(jié)構(gòu)簡單，成本低第44頁/共46頁第四十四頁，共47頁。2.4.4 2.4.4 集成邏輯集成邏輯(lu j)(lu j)門使用中的實(shí)際門使用中的實(shí)際問題問題 多余輸入端的處理多余輸入端的處理 不允許其輸入端懸空不允許其輸入端懸空

38、或門及或非門或門及或非門 多余輸入端接低電平多余輸入端接低電平 與或非門與或非門 多余輸入端接高電平多余輸入端接高電平 接口電路接口電路(dinl)(dinl) TTL TTL CMOS CMOS接口接口 CMOS CMOS TTL TTL接口接口 TTLTTL，CMOS CMOS 大電流負(fù)載的接口大電流負(fù)載的接口第45頁/共46頁第四十五頁，共47頁。謝謝您的觀看(gunkn)！第46頁/共46頁第四十六頁，共47頁。NoImage內(nèi)容(nirng)總結(jié)2.1 基本邏輯運(yùn)算。可能性：非“真”即“假”。第1頁/共46頁。2.1.1 與邏輯（與運(yùn)算、邏輯乘）。2.1.2 或邏輯（或運(yùn)算、邏輯或）。2.1.3 非邏輯(非運(yùn)算，邏輯反）。低電平UOL“假” (0)?？梢?ky)組合構(gòu)成所有邏輯函數(shù)的邏輯。數(shù)字集成電路（邏輯集成電路）。完成邏輯功能或數(shù)字功能的集成電路。保證與非門輸出標(biāo)準(zhǔn)低電平時(shí)，允許輸入的高電平的最小值。高電平噪聲容限(高電平干擾容限)UNH。OC門和三態(tài)門第四十七頁，共47頁。