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1、2.1.1 2.1.1 與邏輯與邏輯(lu j)(lu j)（與運算、邏輯（與運算、邏輯(lu (lu j)j)乘）乘）A : A : 閉合閉合(b h)(b h)與否與否B : B : 閉合閉合(b h)(b h)與否與否F : F : 亮與否亮與否(a) (a) (b) (b) 真值表真值表A BA BF FA BA BF F假假 假假假假 真真真真 假假真真 真真假假假假假假真真0 00 00 10 11 01 01 11 10 00 00 01 1AFBE第2頁/共45頁第1頁/共45頁第一頁，共46頁。2.1.1 2.1.1 與邏輯與邏輯(lu j)(lu j)（與運算、邏輯（與運算

2、、邏輯(lu (lu j)j)乘）乘） 基本運算規(guī)則基本運算規(guī)則(guz)(guz) 00=000=001=001=0 10=010=011=111=1 0A=00A=01A=A1A=A AA=AAA=A (A(A為任意邏輯變量為任意邏輯變量) )(a)FAB(b)FAB(c)&FAB我國常用我國常用(chn yn)的傳統(tǒng)符號的傳統(tǒng)符號國外流行符號國外流行符號國家（國際）標準符號國家（國際）標準符號BAF=第3頁/共45頁第2頁/共45頁第二頁，共46頁。2.1.2 2.1.2 或邏輯或邏輯(lu j)(lu j)（或運算、邏輯（或運算、邏輯(lu (lu j)j)或）或） 基本基本(jbn)

3、(jbn)運算規(guī)則運算規(guī)則 0+0=00+0=0 0+1=1 1+0=1 0+1=1 1+0=1 1+1=1 0+A=A 1+A=11+1=1 0+A=A 1+A=1 A+A=AA+A=AA BA BF F0 00 00 10 11 01 01 11 10 01 11 11 1FABFABFAB(b)(c)(a)我國常用我國常用(chn yn)的傳統(tǒng)符號的傳統(tǒng)符號國外流行符號國外流行符號國家（國際）標準符號國家（國際）標準符號BAF+=第4頁/共45頁第3頁/共45頁第三頁，共46頁。2.1.3 2.1.3 非邏輯非邏輯(lu j)(lu j)(非運算，邏輯非運算，邏輯(lu (lu j)j)

4、反）反） 基本運算基本運算(yn sun)規(guī)則規(guī)則A AF F真真假假假假真真10 =01=A AF F0 01 11 10 0(a)FA(b)FA(c)1FA我國常用我國常用(chn yn)的傳統(tǒng)符號的傳統(tǒng)符號國外流行符號國外流行符號國家（國際）標準符號國家（國際）標準符號AF =第5頁/共45頁第4頁/共45頁第四頁，共46頁。2.2 2.2 常用常用(chn yn)(chn yn)復(fù)合邏輯復(fù)合邏輯復(fù)合邏輯復(fù)合邏輯基本邏輯的簡單組合基本邏輯的簡單組合復(fù)合門復(fù)合門實現(xiàn)實現(xiàn)(shxin)復(fù)合邏輯的電路復(fù)合邏輯的電路第6頁/共45頁第5頁/共45頁第五頁，共46頁。2.2.1 2.2.1 與非邏

5、輯與非邏輯(lu j) (lu j) 與非門與非門我國常用我國常用(chn yn)的傳統(tǒng)符號的傳統(tǒng)符號國外流行國外流行(lixng)符號符號國家（國際）標準符號國家（國際）標準符號 “與與”和和“非非”的組合的組合 先先“與與”再再“非非”(b)(c)(a)FBAFABFA&B_BAF .=第7頁/共45頁第6頁/共45頁第六頁，共46頁。2.2.2 2.2.2 或非邏輯或非邏輯(lu j) (lu j) 或非門或非門我國常用我國常用(chn yn)的傳統(tǒng)符號的傳統(tǒng)符號國外流行國外流行(lixng)符號符號國家（國際）標準符號國家（國際）標準符號 “或或”和和“非非”的組合的組合 先先“或或”

6、再再“非非”_BAF+=(b)(c)(a)FBAFABAFB第8頁/共45頁第7頁/共45頁第七頁，共46頁。2.2.3 2.2.3 與或非邏輯與或非邏輯(lu j) (lu j) 與或非門與或非門我國常用我國常用(chn yn)的傳統(tǒng)符號的傳統(tǒng)符號國外流行國外流行(lixng)符號符號國家（國際）標準符號國家（國際）標準符號 “與與”、“或或”、“非非”的組合的組合 先先“與與”再再“或或”后后“非非”CDABF+=(c)(a)FBADC(b)FABCDFBADC1&第9頁/共45頁第8頁/共45頁第八頁，共46頁。2.2.4 “2.2.4 “異或異或”邏輯邏輯(lu j)(lu j)及及“

7、同或同或”邏輯邏輯(lu j)(lu j)A BA B0 00 00 10 11 01 01 11 10 01 11 10 01 10 00 01 1ABABBAF+=BABABAF+=BAF=BAF= 異或異或 同或同或第10頁/共45頁第9頁/共45頁第九頁，共46頁。1 1、異或邏輯、異或邏輯(lu j) (lu j) 異或門異或門我國常用的傳統(tǒng)我國常用的傳統(tǒng)(chuntng)符號符號國外流行國外流行(lixng)符號符號國家（國際）標準符號國家（國際）標準符號 若輸入變量若輸入變量A A、B B 取值相異，則輸出變量取值相異，則輸出變量F F 為為1 1； 若輸入變量若輸入變量A A、

8、B B 取值相同，則輸出變量取值相同，則輸出變量F F 為為0 0。BABABAF+=(c) (a) FABFBAFAB 1(b)第11頁/共45頁第10頁/共45頁第十頁，共46頁。2 2、 同或邏輯同或邏輯(lu j) (lu j) 同或門同或門我國常用我國常用(chn yn)的傳統(tǒng)符號的傳統(tǒng)符號國外流行國外流行(lixng)符號符號國家（國際）標準符號國家（國際）標準符號 若輸入變量若輸入變量A A、B B 取值相同，則輸出變量取值相同，則輸出變量F F 為為1 1； 若輸入變量若輸入變量A A、B B 取值相異，則輸出變量取值相異，則輸出變量F F 為為0 0。(b)(c)(a)FAB

9、FBAFABABABBAF+=第12頁/共45頁第11頁/共45頁第十一頁，共46頁。3 3、反函數(shù)、反函數(shù) 定義定義 對于輸入變量對于輸入變量(binling)(binling)的所有取值組合，函數(shù)的所有取值組合，函數(shù)F1F1和和F2F2的取值總是相反，則稱的取值總是相反，則稱F1F1和和F2F2互為反函數(shù)。互為反函數(shù)。A BA B結(jié)結(jié) 論論0 00 00 10 11 01 01 11 10 01 11 10 01 10 00 01 1BAF=BAF=1221-=FFFF或BA=BABA=BA第13頁/共45頁第12頁/共45頁第十二頁，共46頁。2.2.4 2.2.4 多變量多變量(bin

10、ling)(binling)的的“異或異或”運算運算多變量多變量(binling)(binling)的的“異或異或”電路電路 ABC1(a)BADF1111C(b)FF1F1F2CBACBACFF=)(1DCBADCBAFFF=)()(21第14頁/共45頁第13頁/共45頁第十三頁，共46頁。多變量的多變量的“異或異或”邏輯邏輯(lu j)(lu j)輸入變量中，有奇數(shù)個輸入變量中，有奇數(shù)個1 1時，輸出值為時，輸出值為1 1；反之，輸出值為反之，輸出值為0 0。應(yīng)用于奇偶校驗應(yīng)用于奇偶校驗偶校驗碼校驗位的產(chǎn)生電路；偶校驗碼校驗位的產(chǎn)生電路；奇校驗碼的接收端的錯碼檢測電路。奇校驗碼的接收端的

11、錯碼檢測電路。第15頁/共45頁第14頁/共45頁第十四頁，共46頁。2.2.4 2.2.4 多變量多變量(binling)(binling)的的“同或同或”運運算算多變量多變量(binling)(binling)的的“同或同或”電路電路 ABC y y1BAD Cyy1y2DCBADCBAyyy= = = =)()(21CBACBACyy= = = =)(1第16頁/共45頁第15頁/共45頁第十五頁，共46頁。 偶數(shù)個變量偶數(shù)個變量(binling)(binling)的的“同或同或” = ” = 這些變量這些變量(binling)(binling)的的“異或異或”之非之非 奇數(shù)個變量奇數(shù)個

12、變量(binling)(binling)的的“同或同或” = ” = 這些變量這些變量(binling)(binling)的的“異或異或”BABA=DCBADCBA=CBACBA=第17頁/共45頁第16頁/共45頁第十六頁，共46頁。2.3.1 2.3.1 正負正負(zhn f)(zhn f)邏輯邏輯 正邏輯正邏輯 高電平高電平UOH UOH “真真” (1)” (1)； 低電平低電平UOLUOL“假假” (0)” (0)。 負邏輯負邏輯 與上相反與上相反 邏輯電平（邏輯電平（ UOH UOH和和UOLUOL） 因邏輯器件因邏輯器件(qjin)(qjin)內(nèi)部結(jié)構(gòu)不同而異內(nèi)部結(jié)構(gòu)不同而異;

13、; UOHUOH和和UOLUOL的差值愈大，電路可靠性越高。的差值愈大，電路可靠性越高。2.3 2.3 正負正負(zhn f)(zhn f)邏輯邏輯第18頁/共45頁第17頁/共45頁第十七頁，共46頁。2.3.2 2.3.2 邏輯運算的優(yōu)先邏輯運算的優(yōu)先(yuxin)(yuxin)級別級別 邏輯運算的先后順序邏輯運算的先后順序 首先首先(shuxin)進行級別高的邏輯運算進行級別高的邏輯運算 盡量使用括號避免混亂盡量使用括號避免混亂 加加同或同或異或異或乘乘括號括號(kuho)(kuho)長非號長非號 第19頁/共45頁第18頁/共45頁第十八頁，共46頁。2.3.3 2.3.3 邏輯運算的

14、完備邏輯運算的完備(wnbi)(wnbi)性性 完備集的定義完備集的定義(dngy)(dngy) 可以組合構(gòu)成所有邏輯函數(shù)的邏輯可以組合構(gòu)成所有邏輯函數(shù)的邏輯 完備集的例子完備集的例子 “與與”、“或或”、“非非” 不便于制造不便于制造 “與非與非” “或非或非” “與或非與或非”第20頁/共45頁第19頁/共45頁第十九頁，共46頁。2.4 2.4 集集 成成 邏邏 輯輯 門門 集成電路集成電路 把若干個器件及其連線，按照一定的功能要求把若干個器件及其連線，按照一定的功能要求(yoqi)，制做在同一塊半導(dǎo)體基，制做在同一塊半導(dǎo)體基片上的產(chǎn)品。片上的產(chǎn)品。 數(shù)字集成電路（邏輯集成電路）數(shù)字集成

15、電路（邏輯集成電路） 完成邏輯功能或數(shù)字功能的集成電路。完成邏輯功能或數(shù)字功能的集成電路。 集成邏輯門集成邏輯門 最簡單的數(shù)字集成電路。最簡單的數(shù)字集成電路。第21頁/共45頁第20頁/共45頁第二十頁，共46頁。2.4.1 TTL2.4.1 TTL與非門與非門電路電路(dinl)原理圖原理圖UCC5 Vb1V23 kc1e1e2e3ABCV1750R2R43 k360100R5V3V4V5FUO(a)c2R1R3 輸入輸入(shr)(shr)有低電平有低電平0.3V0.3V時，時，V1V1發(fā)射結(jié)導(dǎo)通，發(fā)射結(jié)導(dǎo)通，Vb1Vb1為為1V1V，使得使得V2V2與與V5V5也截止，也截止，V3V3、

16、V4V4管管導(dǎo)通，輸出高電平。導(dǎo)通，輸出高電平。輸入端全為高電平輸入端全為高電平時，時，V1V1發(fā)射結(jié)截止，發(fā)射結(jié)截止，V1V1集電結(jié)、集電結(jié)、V2V2和和V5V5管的發(fā)射結(jié)正向偏管的發(fā)射結(jié)正向偏置而導(dǎo)通，致使置而導(dǎo)通，致使(zhsh)V3(zhsh)V3管微導(dǎo)管微導(dǎo)通，通，V4V4管截止管截止, ,最最終輸出端為低電平。終輸出端為低電平。CABF =1 1、工作原理、工作原理輸入級，實輸入級，實現(xiàn)與運算現(xiàn)與運算中間級，控制V4和V5輸出級，實輸出級，實現(xiàn)非運算現(xiàn)非運算第22頁/共45頁第21頁/共45頁第二十一頁，共46頁。R1bUCCe1e2e3cA BCR1VD1VD2VD3e1e2e3

17、cABCVD4P1bUCC(b)多射體晶體管等效多射體晶體管等效(dn xio)圖圖第23頁/共45頁第22頁/共45頁第二十二頁，共46頁。2 2、主要參數(shù)、主要參數(shù) 輸出高電平輸出高電平UOHUOH 至少一個輸入端接低電平時，輸出的電壓至少一個輸入端接低電平時，輸出的電壓(diny)(diny) 2.42.43.6V3.6V，標準輸出高電平，標準輸出高電平3.0V (UIH=3.0V)3.0V (UIH=3.0V) 輸出低電平輸出低電平UOLUOL 所有輸入端接高電平時，輸出的電壓所有輸入端接高電平時，輸出的電壓(diny)(diny) 0 00.5V0.5V，標準輸出低電平，標準輸出低電

18、平0.3V (UIL=0.3V)0.3V (UIL=0.3V)第24頁/共45頁第23頁/共45頁第二十三頁，共46頁。 開門電平開門電平UONUON 保證與非門輸出保證與非門輸出(shch)(shch)標準低電平時，允許輸入的高電平的最小值標準低電平時，允許輸入的高電平的最小值 1.41.41.8V1.8V 關(guān)門電平關(guān)門電平UOFFUOFF 保證與非門輸出保證與非門輸出(shch)(shch)標準高電平的標準高電平的90%(2.7 V)90%(2.7 V)時，允許輸入的低電平的最大時，允許輸入的低電平的最大值值 0.80.81 V1 V第25頁/共45頁第24頁/共45頁第二十四頁，共46頁

19、。 高電平噪聲容限高電平噪聲容限( (高電平干擾容限高電平干擾容限)UNH)UNH 在保證與非門輸出低電平的前提條件下，在保證與非門輸出低電平的前提條件下， 允許允許(ynx)(ynx)疊加在輸入高電平上的最大疊加在輸入高電平上的最大負向干擾電壓；負向干擾電壓； UNH=UIH-UON=3-1.8=1.2VUNH=UIH-UON=3-1.8=1.2V。 高電平噪聲容限高電平噪聲容限( (低電平干擾容限低電平干擾容限)UNL)UNL 保證與非門輸出高電平的前提下，允許保證與非門輸出高電平的前提下，允許(ynx)(ynx)疊加在輸入低電平上的最大正向干疊加在輸入低電平上的最大正向干擾電壓；擾電壓；

20、 UNL=UOFF-UIL=0.8-0.3=0.5VUNL=UOFF-UIL=0.8-0.3=0.5V。第26頁/共45頁第25頁/共45頁第二十五頁，共46頁。 導(dǎo)通延遲時間導(dǎo)通延遲時間tpHLtpHL 從輸入端接入高電平開始，到輸出端輸從輸入端接入高電平開始，到輸出端輸出低電平為止，所經(jīng)歷出低電平為止，所經(jīng)歷(jngl)(jngl)的時間；的時間； 截止延遲時間截止延遲時間tpLHtpLH 從輸入端接入低電平開始，到輸出端輸從輸入端接入低電平開始，到輸出端輸出高電平為止，所經(jīng)歷出高電平為止，所經(jīng)歷(jngl)(jngl)的時間的時間 平均傳輸延遲時間平均傳輸延遲時間tpdtpdTTLTTL

21、與非門的延遲時間與非門的延遲時間 UIUOAAtpHLBBtpLH)(21pLHpHLpdttt+=第27頁/共45頁第26頁/共45頁第二十六頁，共46頁。n 扇入系數(shù)扇入系數(shù)NINIn 扇入系數(shù)是門電路的輸入端數(shù)。一般扇入系數(shù)是門電路的輸入端數(shù)。一般NI5NI5，最多不超過，最多不超過8 8。當需要的輸入端數(shù)超過。當需要的輸入端數(shù)超過NINI時，可以用與擴展器來實現(xiàn)。時，可以用與擴展器來實現(xiàn)。n 扇出系數(shù)扇出系數(shù)NONOn 在保證門電路輸出正確的邏輯電平和不出在保證門電路輸出正確的邏輯電平和不出現(xiàn) 過 功 耗 的 前 提 下 ， 其 輸 出 端 允 許 連 接現(xiàn) 過 功 耗 的 前 提 下

22、 ， 其 輸 出 端 允 許 連 接(linji)(linji)的同類門的輸入端數(shù)。一般的同類門的輸入端數(shù)。一般NO8NO8，NONO越大，表明門的負載能力越強。越大，表明門的負載能力越強。 第28頁/共45頁第27頁/共45頁第二十七頁，共46頁。2.4.2 OC2.4.2 OC門和三態(tài)門門和三態(tài)門 一般的一般的TTLTTL門門 不能把兩個或兩個以上的不能把兩個或兩個以上的TTLTTL門電路的輸出端直接并接在一起門電路的輸出端直接并接在一起 產(chǎn)生的大電流會導(dǎo)致門電路因功耗過大而損壞產(chǎn)生的大電流會導(dǎo)致門電路因功耗過大而損壞; ; 不能輸出正確的邏輯電平，從而造成邏輯混亂不能輸出正確的邏輯電平，

23、從而造成邏輯混亂(hnlun)(hnlun)。 OCOC門和三態(tài)門門和三態(tài)門 允許輸出端直接并接在一起的兩種允許輸出端直接并接在一起的兩種TTLTTL門。門。第29頁/共45頁第28頁/共45頁第二十八頁，共46頁。1 1、OCOC門（集電極開路門（集電極開路(kil)(kil)門）門）電路電路(dinl)原理圖原理圖常用常用(chn yn)符號符號國際符號國際符號ABFABF&(b) (c) FABV1V5V2R3R2R1(a) UccRc接上外拉電阻接上外拉電阻后就是與非門后就是與非門第30頁/共45頁第29頁/共45頁第二十九頁，共46頁。OCOC門門 線與線與CDABFFF=21OCO

24、C門并聯(lián)門并聯(lián)(bnglin)(bnglin)電路電路等效等效(dn xio)邏輯電路邏輯電路(b)BADCFF1F2&(a)&ABCD門2門1F1F2線與FRCICC第31頁/共45頁第30頁/共45頁第三十頁，共46頁。2 2 、三態(tài)門、三態(tài)門(TS(TS門或門或TSLTSL門門) )(a)(a)電路電路(dinl)(dinl)原理圖原理圖(b)(b)我國常用我國常用(chn yn)(chn yn)符號符號(d)(d)國家標準國家標準(u ji bio zhn)(u ji bio zhn)符號符號(c)(c)常外流行符號常外流行符號AFUCC 5 VV4V5V3V2V1B3 kR2R5R4

25、UOR1b1e1e2R6G3 kR3360750100V6VD(a)(c)(d)(b)FBAGFABGFABENGG=0G=0，選通狀態(tài)，選通狀態(tài)G=1G=1，高阻狀態(tài)，高阻狀態(tài)第32頁/共45頁第31頁/共45頁第三十一頁，共46頁。 G = 0G = 0 正常的與非門正常的與非門 G = 1G = 1 禁止狀態(tài)禁止狀態(tài) 輸出端相當于懸空輸出端相當于懸空 三態(tài)門與負載三態(tài)門與負載(fzi)(fzi)之間之間 無信號聯(lián)系無信號聯(lián)系 注意注意 禁止狀態(tài)不是邏輯狀態(tài)禁止狀態(tài)不是邏輯狀態(tài) 三態(tài)門不是三值邏輯門三態(tài)門不是三值邏輯門G A BG A BF F1 X X1 X X0 0 00 0 00 0

26、 10 0 10 1 00 1 00 1 10 1 1高阻高阻1 11 11 10 0第33頁/共45頁第32頁/共45頁第三十二頁，共46頁。3 3、 三態(tài)門和三態(tài)門和OCOC門的性能門的性能(xngnng)(xngnng)比較比較 三態(tài)門的開關(guān)速度比三態(tài)門的開關(guān)速度比OCOC門快。門快。 允許接到總線上的三態(tài)門的個數(shù)，原則上不允許接到總線上的三態(tài)門的個數(shù)，原則上不受受 限制，但允許接到總線上的限制，但允許接到總線上的OCOC門的個數(shù)受到門的個數(shù)受到上上 拉電阻取值條件的限制。拉電阻取值條件的限制。 OC OC門可以實現(xiàn)門可以實現(xiàn)“線與線與”邏輯，而三態(tài)門則不邏輯，而三態(tài)門則不能。能。第34

27、頁/共45頁第33頁/共45頁第三十三頁，共46頁。2.4.3 MOS2.4.3 MOS集成集成(j chn)(j chn)邏輯門邏輯門 MOSMOS邏輯門邏輯門 用絕緣柵場效應(yīng)管制作的邏輯門。用絕緣柵場效應(yīng)管制作的邏輯門。 PMOSPMOS邏輯電路邏輯電路(lu j din l)(lu j din l) 用用P P溝道溝道MOSMOS管制作；管制作； 由于工作速度低，不便和由于工作速度低，不便和TTLTTL電路連接。電路連接。 NMOSNMOS邏輯電路邏輯電路(lu j din l)(lu j din l) 用用N N溝道溝道MOSMOS管制作；管制作； 其工作速度高，便于和其工作速度高，便

28、于和TTLTTL電路連接。但不適宜制作通用型邏輯集成電路。電路連接。但不適宜制作通用型邏輯集成電路。 CMOSCMOS邏輯電路邏輯電路(lu j din l)(lu j din l) 用用P P溝道和溝道和N N溝道兩種溝道兩種MOSMOS管構(gòu)成的互補電路制作的；管構(gòu)成的互補電路制作的； 工作速度高，功耗小，便于和工作速度高，功耗小，便于和TTLTTL電路連接，適用面廣。電路連接，適用面廣。第35頁/共45頁第34頁/共45頁第三十四頁，共46頁。1 1、 CMOS CMOS反相門反相門(CMOS(CMOS非門非門(fi mn)(fi mn) CMOS CMOS門反相器電路門反相器電路(din

29、l) (dinl) U UDDDDU UO OU UI IV V2 2( (P P溝道溝道(u do)(u do) )V V1 1( (N N溝道溝道) )G G1 1G G2 2S S2 2S S1 1 當當U UI I= =U UILIL=0V=0V時，時，U UGS1GS1=0=0U UTNTN，因，因此此V V1 1截止。此時截止。此時U UGS2GS2=-=-U UDDDD U UTNTN，故，故V V1 1導(dǎo)通。此時導(dǎo)通。此時U UGS2GS2=0=0U UTPTP，因此，因此V2V2截止。截止。所以，所以，U UO O= =U UOLOL00，即輸出低電平。，即輸出低電平。第36

30、頁/共45頁第35頁/共45頁第三十五頁，共46頁。2 2、CMOSCMOS與非門與非門CMOSCMOS與非門電路與非門電路(dinl)(dinl)U UDDDDF FV V3 3( (P P) )A AB BV V4 4( (P P) )V V2 2( (N N) )V V1 1( (N N) ) 當兩個輸入端當兩個輸入端A A、B B均輸均輸入高電平時，入高電平時，V1V1和和V2V2的的“柵柵- -襯襯”間的電壓間的電壓(diny)(diny)均為均為UDDUDD，其值大于，其值大于UTNUTN，故，故V1V1和和V2V2均產(chǎn)生溝道而導(dǎo)通。而均產(chǎn)生溝道而導(dǎo)通。而V3V3和和V4V4的的“

31、柵柵 - - 襯襯”間的電壓間的電壓(diny)(diny)均為均為0 0，其值大于，其值大于UTPUTP，故，故V3V3和和V4V4均不產(chǎn)生溝道均不產(chǎn)生溝道而截止，因而而截止，因而F F端的輸出電壓端的輸出電壓(diny)UO=UOL0 V(diny)UO=UOL0 V。第37頁/共45頁第36頁/共45頁第三十六頁，共46頁。2 2、CMOSCMOS與非門與非門CMOSCMOS與非門電路與非門電路(dinl)(dinl)U UDDDDF FV V3 3( (P P) )A AB BV V4 4( (P P) )V V2 2( (N N ) )V V1 1( (N N) ) 當兩個輸入端當兩

32、個輸入端A A和和B B中至少中至少有一個輸入低電平有一個輸入低電平(UIL=0)(UIL=0)時，時，V1V1和和V2V2中至少有一個不能產(chǎn)生中至少有一個不能產(chǎn)生導(dǎo)電溝道導(dǎo)電溝道(u do)(u do)，處于截止，處于截止狀態(tài)。狀態(tài)。V3V3和和V4V4中至少有一個產(chǎn)中至少有一個產(chǎn)生溝道生溝道(u do)(u do)，處于導(dǎo)通狀，處于導(dǎo)通狀態(tài)。態(tài)。 所以此種情況下，所以此種情況下，F(xiàn) F端的端的輸出電壓輸出電壓UO=UOHUDDUO=UOHUDD。 因此因此F F 和和A A、B B之間是之間是“與與非邏輯非邏輯”關(guān)系。關(guān)系。第38頁/共45頁第37頁/共45頁第三十七頁，共46頁。3. C

33、MOS3. CMOS或非門或非門 當兩個輸入端當兩個輸入端A、B均輸入低電平均輸入低電平(UIL=0V)時，時，V1和和V2均不開啟，處于均不開啟，處于截止狀態(tài)；截止狀態(tài)；V3和和V4均被均被開啟導(dǎo)通。故開啟導(dǎo)通。故F端必定端必定( b d n g ) 輸 出 高 電 平輸 出 高 電 平UOHUDD FV1(N)BAV2(N)V3(P)V4(P)UDDCMOSCMOS或非門電路或非門電路(dinl) (dinl) 第39頁/共45頁第38頁/共45頁第三十八頁，共46頁。3. CMOS3. CMOS或非門或非門FV1(N)BAV2(N)V3(P)V4(P)UDDCMOSCMOS或非門電路或非

34、門電路(dinl) (dinl) 當兩個輸入當兩個輸入(shr)(shr)端端A A、B B中中至少有一個為高電平時，至少有一個為高電平時，V1V1和和V2V2中至少有一個開啟導(dǎo)通；中至少有一個開啟導(dǎo)通；V3V3和和V4V4中至少有一個不產(chǎn)生溝道而截止。中至少有一個不產(chǎn)生溝道而截止。故故F F端必輸出低電平端必輸出低電平UOL0UOL0。 因此因此F F 和和A A、B B之間是之間是“或非或非邏輯邏輯”關(guān)系。關(guān)系。第40頁/共45頁第39頁/共45頁第三十九頁，共46頁。4. CMOS4. CMOS傳輸傳輸(chun sh)(chun sh)門門CCV2V1UI / UOUO / UIUDD

35、 當當C = UDD, C=0VC = UDD, C=0V時，時，V1V1的的UGB1=UDDUTN,UGB1=UDDUTN,故故V1V1導(dǎo)通；導(dǎo)通； V2V2的的UGB2=-UDD UTP, UGB2=-UDD UTP, 故故V2V2也也導(dǎo)通。此時在導(dǎo)通。此時在V1V1和和V2V2的的“漏漏 - - 源源”之間產(chǎn)生導(dǎo)電溝道，使輸之間產(chǎn)生導(dǎo)電溝道，使輸入端與輸出端之間形成導(dǎo)電通入端與輸出端之間形成導(dǎo)電通路，相當于開關(guān)路，相當于開關(guān)(kigun)(kigun)接接通。通。 CMOSCMOS傳輸傳輸(chun sh)(chun sh)門門第41頁/共45頁第40頁/共45頁第四十頁，共46頁。4.

36、 CMOS4. CMOS傳輸傳輸(chun sh)(chun sh)門門CCV2V1UI / UOUO / UIUDD 當當C=0C=0，C=UDDC=UDD時，時，V1V1的的UGB1=0UTNUGB1=0 UTPUGB2=0 UTP，故，故V2V2也也不能產(chǎn)生導(dǎo)電溝道。所以，不能產(chǎn)生導(dǎo)電溝道。所以， 在在這種情況下，輸入端與輸出端這種情況下，輸入端與輸出端之間呈現(xiàn)高阻抗之間呈現(xiàn)高阻抗(zkng)(zkng)狀態(tài)，狀態(tài)， 相當于開關(guān)斷開。相當于開關(guān)斷開。 CMOSCMOS傳輸傳輸(chun sh)(chun sh)門門第42頁/共45頁第41頁/共45頁第四十一頁，共46頁。5. CMOS5

37、. CMOS三態(tài)非門三態(tài)非門FV2(N)V4(P)UDD1GAV3(P)V1(N)CMOSCMOS三態(tài)非門電路三態(tài)非門電路 當當G=1G=1時，時，V1V1和和V4V4均不產(chǎn)均不產(chǎn)生導(dǎo)電溝道，不論生導(dǎo)電溝道，不論A A為何值，為何值，F(xiàn) F端均處于高阻態(tài)。端均處于高阻態(tài)。 當當G=0G=0時，時，V1V1和和V4V4均產(chǎn)生均產(chǎn)生導(dǎo)電溝道，處于導(dǎo)通狀態(tài)。導(dǎo)電溝道，處于導(dǎo)通狀態(tài)。此時若把此時若把V1V1和和V4V4近似用短路近似用短路線代替，則該電路就反相器線代替，則該電路就反相器一樣一樣(yyng)(yyng)，完成非運算，完成非運算F=AF=A。 第43頁/共45頁第42頁/共45頁第四十二頁

38、，共46頁。CMOSCMOS邏輯電路邏輯電路(lu j din l)(lu j din l)的特點的特點 工作速度比工作速度比TTLTTL稍低稍低 扇出系數(shù)扇出系數(shù)NONO大大 靜態(tài)功耗小靜態(tài)功耗小 集成度高集成度高 電源電壓允許范圍大，電源電壓允許范圍大， 約為約為3-20 V3-20 V 輸出高低電平擺幅大輸出高低電平擺幅大 抗干擾能力強抗干擾能力強 溫度溫度(wnd)(wnd)穩(wěn)定性好穩(wěn)定性好 抗輻射能力強抗輻射能力強 電路結(jié)構(gòu)簡單，成本低電路結(jié)構(gòu)簡單，成本低第44頁/共45頁第43頁/共45頁第四十三頁，共46頁。2.4.4 2.4.4 集成邏輯集成邏輯(lu j)(lu j)門使用中

39、的實際問門使用中的實際問題題 多余輸入端的處理多余輸入端的處理 不允許其輸入端懸空不允許其輸入端懸空 或門及或非門或門及或非門 多余輸入端接低電平多余輸入端接低電平 與或非門與或非門 多余輸入端接高電平多余輸入端接高電平 接口接口(ji ku)(ji ku)電路電路 TTL TTL CMOS CMOS接口接口(ji ku)(ji ku) CMOS CMOS TTL TTL接口接口(ji ku)(ji ku) TTLTTL，CMOS CMOS 大電流負載的接口大電流負載的接口(ji ku)(ji ku)第45頁/共45頁第44頁/共45頁第四十四頁，共46頁。謝謝您的觀看(gunkn)！第45頁/共45頁第四十五頁，共46頁。NoImage內(nèi)容(nirng)總結(jié)2.1.1 與邏輯（與運算、邏輯乘）。2.1.1 與邏輯（與運算、邏輯乘）。第1頁/共45頁。2.1.2 或邏輯（或運算、邏輯或）。2.1.3 非邏輯(非運算，邏輯反）?！芭c”和“非”的組合。“或”和“非”的組合。低電平UOL“假” (0)?？梢越M合構(gòu)成所有邏輯函數(shù)的邏輯。數(shù)字集成電路（邏輯集成電路）。完成(wn chng)邏輯功能或數(shù)字功能的集成電路。保證與非門輸出標準低電平時，允許輸入的高電平的最小值。OC門和三態(tài)門第四十六頁，共46頁。