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第6章,EDA工具應用深入,計數(shù)器模塊乘法器模塊鎖相環(huán)模塊存儲器模塊其他模塊,內容,第6章EDA工具應用深入,LPM(參數(shù)可設置模塊庫),Megafunction庫是Altera提供的參數(shù)化模塊庫。從功能上看，可以把Megafunction庫中的元器件分為：算術運算模塊（arithmetic）邏輯門模塊（gates）儲存模塊（storage）IO模塊（I/O）,LPM概述,7.1宏功能模塊概述,知識產權核的應用,AMPP程序,MegaCore函數(shù),OpenCore評估功能,OpenCorePlus硬件評估功能,7.1宏功能模塊概述,7.1.2使用MegaWizardPlug-InManager,.bsf：BlockEditor中使用的宏功能模塊的符號（元件）。?.cmp：組件申明文件。?.inc：宏功能模塊包裝文件中模塊的AHDL包含文件。?.tdf：要在AHDL設計中實例化的宏功能模塊包裝文件。?.vhd：要在VHDL設計中實例化的宏功能模塊包裝文件。?.v：要在VerilogHDL設計中實例化的宏功能模塊包裝文件。?_bb.v：VerilogHDL設計所用宏功能模塊包裝文件中模塊的空體或black-box申明，用于在使用EDA綜合工具時指定端口方向。?_inst.tdf：宏功能模塊包裝文件中子設計的AHDL例化示例。?_inst.vhd：宏功能模塊包裝文件中實體的VHDL例化示例。?_inst.v：宏功能模塊包裝文件中模塊的VerilogHDL例化示例。,7.1宏功能模塊概述,7.1.3在QuartusII中對宏功能模塊進行例化,1、在VerilogHDL和VHDL中例化,2、使用端口和參數(shù)定義,3、使用端口和參數(shù)定義生成宏功能模塊,計數(shù)器乘-累加器和乘-加法器加法/減法器RAM乘法器移位寄存器,算數(shù)運算模塊庫,參數(shù)化乘法器lpm_mult宏功能模塊的基本參數(shù)表,lpm_mult,（1）調用lpm_mult,（2）lpm_mult參數(shù)設置,輸入輸出位寬設置,乘法器類型設置,（3）編譯仿真,8位有符號乘法器電路,功能仿真波形,4.3計數(shù)器模塊,計數(shù)器輸出端口寬度和計數(shù)方向設置,計數(shù)器模和控制端口設置,,更多控制端口設置,,模24方向可控計數(shù)器電路,,lpm_counter計數(shù)器功能仿真波形,參數(shù)化鎖相環(huán)宏模塊altpll以輸入時鐘信號作為參考信號實現(xiàn)鎖相，從而輸出若干個同步倍頻或者分頻的片內時鐘信號。與直接來自片外的時鐘相比，片內時鐘可以減少時鐘延遲，減小片外干擾，還可改善時鐘的建立時間和保持時間，是系統(tǒng)穩(wěn)定工作的保證。不同系列的芯片對鎖相環(huán)的支持程度不同，但是基本的參數(shù)設置大致相同，下面便舉例說明altpll的應用。,4.5鎖相環(huán)模塊,（1）輸入altpll宏功能模塊,選擇芯片和設置參考時鐘,鎖相環(huán)控制信號設置,輸入時鐘設置,（2）編譯和仿真,鎖相環(huán)電路,功能仿真波形,ROM（ReadOnlyMemory，只讀存儲器）是存儲器的一種，利用FPGA可以實現(xiàn)ROM的功能，但其不是真正意義上的ROM，因為FPGA器件在掉電后，其內部的所有信息都會丟失，再次工作時需要重新配置。QuartusII提供的參數(shù)化ROM是lpm_rom，下面用一個乘法器的例子來說明它的使用方法，這個例子使用lpm_rom構成一個4位4位的無符號數(shù)乘法器，利用查表方法完成乘法功能。,4.6存儲器模塊,數(shù)據(jù)線、地址線寬度設置,控制端口設置,添加.mif文件,如下圖所示就是基于ROM實現(xiàn)的4位4位的無符號數(shù)乘法器電路圖，其參數(shù)設置為：LPM_WIDTH=8LPM_WIDTHAD=8LPM_FILE=mult_rom.mif,仿真結果,4.7其他模塊,Maxplus2庫主要由74系列數(shù)字集成電路組成，包括時序電路宏模塊和運算電路宏模塊兩大類，其中時序電路宏模塊包括觸發(fā)器、鎖存器、計數(shù)器、分頻器、多路復用器和移位寄存器，運算電路宏模塊包括邏輯預算模塊、加法器、減法器、乘法器、絕對值運算器、數(shù)值比較器、編譯碼器和奇偶校驗器。對于這些小規(guī)模的集成電路，在數(shù)字電路課程中有詳細的介紹。他們的調入方法和Megafunction庫中的宏模塊是一樣的，只是端口和參數(shù)無法設置。,計數(shù)器74161設計舉例,模10計數(shù)器,仿真結果,模10計數(shù)器仿真波形,4.1采用QuartusII軟件的宏功能模塊lpm_counter設計一個模為60的加法計數(shù)器，進行編譯和仿真，查看仿真結果。4.2采用QuartusII軟件的宏功能模塊lpm_rom，用查表的方式設計一個實現(xiàn)兩個8位無符號數(shù)加法的電路，并進行編譯和仿真。4.3先利用LPM_ROM設計4位4位和8位8位乘法器各一個，然后用Verilog語言分別設計4位4位和8位8位乘法器，比較兩類乘法器的運行速度和資源耗用情況。4.4用數(shù)字鎖相環(huán)實現(xiàn)分頻，假定輸入時鐘頻率為10MHz，想要得到6MHz的時鐘信號，試用altpll宏功能模塊實現(xiàn)該電路。,習題,