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1、原理圖checklist 類別 描述 檢視規(guī)則 原理圖需要進(jìn)行檢視，提交集體檢視是需要完成自檢，確保沒有低級問題。 檢視規(guī)則 原理圖要和公司團(tuán)隊(duì)和可以邀請的專家一起進(jìn)行檢視。 檢視規(guī)則 第一次原理圖發(fā)出進(jìn)行集體檢視后所有的修改點(diǎn)都需要進(jìn)行記錄。 檢視規(guī)則 正式版本的原理圖在投板前需要經(jīng)過經(jīng)理的審判。 差分網(wǎng)絡(luò) 原理圖中差分線的網(wǎng)絡(luò)，芯片管腳處的P和N與網(wǎng)絡(luò)命令的P和N應(yīng)該一一對應(yīng)。 單網(wǎng)絡(luò) 原理圖中所有單網(wǎng)絡(luò)需要做一一確認(rèn)。 空網(wǎng)絡(luò) 原理圖中所有空網(wǎng)絡(luò)需要做一一確認(rèn)。 網(wǎng)格 1、原理圖繪制中要確認(rèn)網(wǎng)格設(shè)置是否一致。 2、原理圖中沒有網(wǎng)格最小值設(shè)置不一致造

2、成網(wǎng)絡(luò)未連接的情況。 網(wǎng)絡(luò)屬性 確認(rèn)網(wǎng)絡(luò)是全局屬性還是本地屬性 封裝庫 1、原理圖中器件的封裝與手冊一致。 2、原理圖器件是否是標(biāo)準(zhǔn)庫的symbol。 繪制要求 原理圖中器件的封裝與手冊一致。 指示燈 設(shè)計(jì)默認(rèn)由電源點(diǎn)亮的指示燈和由MCU點(diǎn)滅的指示燈，便于故障時直觀判斷電源問題還是MCU問題 網(wǎng)口連接器 確認(rèn)網(wǎng)口連接器的開口方向、是否帶指示燈以及是否帶PoE 網(wǎng)口變壓器 確認(rèn)變壓器選型是否滿足需求，比如帶PoE 按鍵 確認(rèn)按鍵型號是直按鍵還是側(cè)按鍵 電阻上下拉 同一網(wǎng)絡(luò)避免重復(fù)上拉或者下拉 OD門 芯片的OD門或者OC門的輸出管腳需要上拉 匹配 高速

3、信號的始端和末端需要預(yù)留串阻 三極管 三極管電路需要考慮通流能力 可測試性 在單板的關(guān)鍵電路和芯片附近增加地孔，便于測試 連接器防呆 連接器選型時需要選擇有防呆設(shè)計(jì)的型號 仿真 低速時鐘信號，一驅(qū)動總線接口下掛器件的驅(qū)動能力、匹配方式、接口時序必須經(jīng)過仿真確認(rèn)，例如MDC/MDIO、IIC、PCI、Local bus 仿真 電路中使用電感、電容使用合適Q值，可以通過仿真。 時序 確認(rèn)上電時序是否滿足芯片手冊和推薦電路要求。 時序 確認(rèn)下電時序是否滿足芯片手冊和推薦電路要求。 時序 確認(rèn)復(fù)位時序是否滿足芯片手冊和推薦電路要求。 復(fù)位開關(guān) 單板按鍵開關(guān)設(shè)計(jì)，要防

4、止長按按鍵，單板掛死問題，建議按鍵開關(guān)設(shè)計(jì)只產(chǎn)生一段短脈寬低電平。 復(fù)位設(shè)計(jì) 復(fù)位信號設(shè)計(jì) （1）依據(jù)芯片要求進(jìn)行上下拉 （2）確認(rèn)芯片復(fù)位的默認(rèn)狀態(tài) （3）Peset信號并聯(lián)幾十PF的電容濾波，優(yōu)化信號質(zhì)量。 （4）復(fù)位信號保證型號完整性。 復(fù)位 所有接口和光模塊默認(rèn)處于復(fù)位狀態(tài)。 電平匹配 不同電平標(biāo)準(zhǔn)互連，關(guān)注電壓、輸入輸出門限、匹配方式。 功耗 詳細(xì)審查各個芯片的功耗設(shè)計(jì)，計(jì)算出單板各個電壓的最大功耗，選擇有一定余量的電源。 緩啟 熱插拔電路要進(jìn)行緩啟動設(shè)計(jì) 磁珠 小電壓大電流（安培級）值電源輸出端口的磁珠，需要考慮磁珠壓降 連接器 板間電源

5、連接器通流能力及壓降留有預(yù)量 標(biāo)識 扣板與母板插座網(wǎng)絡(luò)標(biāo)識是否一致，前后插卡連機(jī)器管腳信號要一一對應(yīng)。 電平匹配 一驅(qū)多信號要根據(jù)仿真結(jié)果進(jìn)行阻抗匹配，確定是否加始端或末端匹配電阻 匹配電平 原理圖設(shè)計(jì)要關(guān)注廠家器件資料的說明，輸入輸出都會有明確的匹配要求。 二級管 使用在控制、檢測、電源合入等電路中的二極管，必須考慮二極管反向漏電流是否滿足設(shè)計(jì)要求。 MOS CMOS器件未使用的輸入/輸出管腳需按照器件手冊要求處理，手冊未要求的必須與廠家確認(rèn)處理方式。 溫感 關(guān)鍵器件尤其的溫度要進(jìn)行監(jiān)控 244/245 有上、下拉需要的信號在經(jīng)過沒有輸出保持功能的總線驅(qū)動器后，需

6、要在總線驅(qū)動器的輸入、輸出端加上下拉。 244/245 244/245如果不帶保持功能，則必須將不用的輸入管腳上下拉。 時鐘 晶振管腳直接輸出的信號禁止直接1驅(qū)多，多個負(fù)載會影響信號質(zhì)量，建議采用1對1的方式。 時鐘 晶體的xt-out和時鐘驅(qū)動器相連需要0402串阻，阻值選擇不能影響單板起震。 時鐘 鎖相環(huán)電路及參數(shù)的選取必須經(jīng)過專項(xiàng)計(jì)算。 時鐘 時鐘環(huán)路濾波陶瓷電容優(yōu)選NPO介質(zhì)電容。 時鐘 確認(rèn)信號擺幅，jitter等是否超出器件要求。 時鐘 確認(rèn)時鐘器件在中心頻率、工作電壓、輸出電平、占空比、相位等各項(xiàng)指標(biāo)上能完全滿足要求。 DDR DDR等存儲器接口都

7、要有時鐘頻率降額設(shè)計(jì)。 DDR 對于可靠性要求較高的單板建議在RAM開發(fā)中滿足ECC設(shè)計(jì)規(guī)則要求。 DDR DDR的VTT電源濾波要做到Vtt電阻和綠寶電容的搭配。 PHY MDC/MDIO采用一驅(qū)多的匹配方式，主器件經(jīng)過串阻-》上拉電阻-》串阻到從器件，串阻要放置在兩端。 PHY 1對多的控制，PHY需要預(yù)留地址信號，用于控制。 PHY CAM等芯片功耗根據(jù)訪問條件和溫度，功耗變化較大，設(shè)計(jì)時要要仔細(xì)查詢器件手冊，明確功耗和廠家芯片的關(guān)系。 PHY 設(shè)備有光模塊接口是，光模塊內(nèi)部串接10nf電容，鏈路不需要進(jìn)行重復(fù)設(shè)計(jì)。 散熱器 選擇散熱器時，要考慮到散熱器的重量

8、和與設(shè)備的結(jié)合方式。 I2C 設(shè)備通過I2C進(jìn)行互聯(lián)時，可以使用芯片內(nèi)I2C模塊，也可以通過I2C模塊。 電容 單板中射頻相關(guān)部分設(shè)計(jì)的時候，需要旁路，濾波電容，針對不同的干擾頻率要選擇不同容值的濾波電容。 電容 電容并聯(lián)設(shè)計(jì)時，要計(jì)算或通過仿真分析諧振點(diǎn)，避免可能會出現(xiàn)的諧振問題。 電容 濾波電容的設(shè)計(jì)要關(guān)注對控制管腳的影響。 電容 沒有使用的管腳如何使用需要參考芯片手冊和demo板的設(shè)計(jì)去關(guān)注這些管腳的設(shè)計(jì)是否合理。 特征阻抗 對PCB布線的特征阻抗有特殊要求時，需要在原理圖或者給互連工程師的需求文檔中進(jìn)行特殊說明。 復(fù)位設(shè)計(jì) 關(guān)鍵功能器件應(yīng)該預(yù)留獨(dú)立的復(fù)位設(shè)計(jì)

9、。 復(fù)位設(shè)計(jì) 很多Flash都有rst的管腳，為滿足啟動階段的軟件功能實(shí)現(xiàn)要求，在 射頻濾波 視頻放大器的電源設(shè)計(jì)時要添加合適的濾波電容，防止電源噪聲對射頻信號質(zhì)量造成本良影響。 射頻濾波 電源、功率電路設(shè)計(jì)是應(yīng)用電需要考慮電阻的功率特性的選擇。 可測試性 部分功能模塊要保持可以長工狀態(tài)，利于進(jìn)行硬件測試。 射頻電路 直流偏置電路是否需要使能控制，控制電壓精度是否滿足放大器的要求。 射頻電路 保證前級可能輸出的最大RF峰值功率小于后級級聯(lián)器件的最大極限輸入功率3dB左右，需要關(guān)注信號峰值和過沖對器件過功率的影響。 射頻電路 射頻器件功率放大器的中心散熱焊盤在原理圖上

10、必須接地。 射頻電路 具備on/off的射頻器件功能，在off狀態(tài)下隔離度有問題，隔離度影響收發(fā)的干擾情況，干擾信號需要保持在合理電平內(nèi)，否則影響套片正常工作。 射頻電路 PA的RF發(fā)送端鏈路PA外圍電路正價負(fù)反饋設(shè)計(jì)防止燒PA。 射頻電路 射頻接收電路，需要在接收機(jī)和套片之間預(yù)留PI型位置，調(diào)試接收靈敏度。 電源 確保所有的電源轉(zhuǎn)換模塊OCP/OVP點(diǎn)(過流保護(hù)點(diǎn)和過壓保護(hù)點(diǎn))設(shè)定正確 電源 電源的帶負(fù)載能力是否足夠，相數(shù)是否足夠，能提供足夠大的電流、功率給CPU,Chipset等（1相按最大20A計(jì)算，保守15A） 電源 PWM單相頻率范圍是200K-600K；集成

11、MOS的可以達(dá)到1MHz 電源 輸入電容的Ripple current(參考2700mA)；電容Ripple Current小會導(dǎo)致電容發(fā)熱，影響壽命 電源 輸出電容的ESR是否足夠小 電源 電容的耐壓是否滿足，同時滿足降額 電源 H-MOS導(dǎo)通時間短；L-MOS導(dǎo)通時間長 電源 H-Side MOSFET要選擇導(dǎo)通速度快的 電源 L-Side MOSFET要選擇Rds(on)低的 電源 線性電源的損耗P=Δv*i，一般，1顆LDO可承受的功率損耗Pmax*Junction=器件Temp，保證器件temp與環(huán)境Temp之和小于MOS的最大工作溫度的80%。 電源

12、 單板上同一電源和地名稱要統(tǒng)一 電源 單相PWM driver 的BOOT Pin與phase端接0.1uF電容.核對BOOT電容，是否耐壓值為50V。H-MOS導(dǎo)通之后，BOOT Pin電壓達(dá)24V，Phase端12V。 電源 H-side Gate上預(yù)留0ohm電阻，防止High side MOS因Vgs過大被擊穿 電源 Feedback電路設(shè)置是否準(zhǔn)確；在電路上注釋反饋電壓計(jì)算公式。 電源 GND和AGND電路要分開,但最后要通過一點(diǎn)進(jìn)行連接。如果是chipset的 AGND電流很大，可直接與GND相連，不需要連接0OHM,否則通流不夠。 電源 PWROK的上拉要用對

13、應(yīng)的電源去上拉。 電源 有些模塊線路copy過來后，需要注意AGND屬性要更改，最好能賦予net名字,比如經(jīng)常會遇到兩個P1V1的AGND起的名字一樣。 電源 確認(rèn)電感封裝，核對飽和電流是否滿足電路需求。電感封裝越大，過電流能力越強(qiáng)，電感的飽和電流應(yīng)該大于電路的OCP電流。 電源 確認(rèn)補(bǔ)償線路，保證足夠的穿越頻率，以及相位裕度。 電源 核對LDO的最大壓差是否滿足器件的要求（輸入的電壓范圍和輸出的電壓范圍） FPGA 確認(rèn)輸入輸出的邏輯電平是否正確；電平類型:GTL,OD,LVCMOS33、LVCOM25、LVDS等。確認(rèn)芯片和CPLD/FPGA之間的邏輯電平是否匹配，避免

14、兩邊電平不一致。 FPGA CPLD的GPIO信號作為輸出管腳控制時序時，需要將此Pin通過4.7K至10K電阻做下拉處理 FPGA CPLD的JTAG接口需要連至Header上，注意Header的Pin腳定義符合燒錄器要求，JTAG信號預(yù)留ESD保護(hù)電路。 FPGA 空余的沒有使用的GPIO Pin接到LED上，一般3-4個LED即可。 FPGA 對于同一功能的GPIO盡量只選用同一個Pin（Reset信號除外） FPGA 不同bank的電平跟這個bank的VCCIO電平有關(guān) FPGA FPGA外接ROM時，需在原理圖里面標(biāo)注1,2,3順序（順序不對會出現(xiàn)燒錄不了的問

15、題）。確保信號連接之間接口電平是否正確，是否需要采用levelshift設(shè)計(jì) FPGA CPLD core電和IO電時序，一般要求core電要早于IO電，否則，輸出信號需要加下拉電阻。（一般情況下core電都早于IO電壓，Core起來之后IO狀態(tài)就可以固定了。具體要求參考廠家器件資料） FPGA FPGA的MGT Bank如果不用時，RX信號需要接地處理。 FPGA MGT Bank指可配置為高速接口的bank，例如xilinx的GTP，GTX接口bank，不用時要對RX信號處理 FPGA 在原理設(shè)計(jì)期間必須向CPLD編程人員提供規(guī)范的CPLD需求文件 FPGA 在CPLD

16、需求文件必須指定每個管腳的輸入和輸出狀態(tài)。 FPGA 對于CPLD盡可能的少用時序邏輯，多使用組合邏輯，盡可能用簡單邏輯代替復(fù)雜邏輯 FPGA 設(shè)計(jì)人員提供的邏輯需求要避免競爭和冒險，即用CPLD輸出的信號做其他邏輯的輸入判定 FPGA 有支持I2C的設(shè)計(jì)需求，要事先規(guī)劃好系統(tǒng)I2C拓?fù)?，在芯片選型時要考慮預(yù)留邏輯空間。（BMC如果I2C資源夠用，CPLD單獨(dú)占用一組I2C總線） 連接器 高速連接器的帶寬要按照1.5-2倍選擇 連接器 確認(rèn)connector在PCB上的Pin定義方式 連接器 兩塊對插板connector的對應(yīng)Pin腳信號定義是否一致，對于多塊單板互連，

17、需要確認(rèn)對應(yīng)連接器的物理位置是否正確。 連接器 根據(jù)板厚來確定是否可以選用焊接件和壓接器件 連接器 一般連接器應(yīng)注意母端有長短針，因此需母端定義電源和GND 連接器 高速信號連接器，高速信號周圍的GND Pin一定接地 連接器 高速信號連接器，定義信號時，注意TX，RX在連接器上的分布，避免TX/RX混在一起（避免cross talk） 連接器 作為一個由兩個連接器拼成的接口，需選擇同一廠商，同一類型連接器 連接器 SMD連接器選擇時，其上面要有一個平面，便于工程的高速機(jī)吸嘴吸取不易脫落。Packing優(yōu)先選擇盤裝，不用管狀的。 連接器 盡量能夠統(tǒng)一為焊接器件或壓接

18、器件 連接器 注意管腳長度的選擇 連接器 在進(jìn)入layout布局之前務(wù)必提供各連接器位置順序圖 連接器 連接器選型時盡可能選擇通用的物料（兩家以上Source的），保證一定的可替代性 連接器 連接器選型時需要考慮PCB的厚徑比（不能超過10:1） 連接器 網(wǎng)口連接器選擇時要關(guān)注連接器顏色，顏色不同會影響產(chǎn)品的外觀感知。 連接器 對于不同速率、種類的接口，如10GE、GE口、FE口、控制口、調(diào)試口的鞥可以通過面膜不同顏色進(jìn)行區(qū)分。 連接器 連接器選擇時需要關(guān)注是否有定位管腳，沒有定位管腳生產(chǎn)加工時可能會出現(xiàn)偏位。 連接器 連接器選擇時需要關(guān)注引腳長度和PCB板厚的

19、關(guān)系，引腳過長在單板生產(chǎn)加工完成時需要減腳處理，引腳過短（如定位管腳）在單板加工時會出現(xiàn)上翹等現(xiàn)象。 時鐘 clock signal（除differential Signal外），要預(yù)留可調(diào)節(jié)EMI的電容位置，一般為10pF. 時鐘 PCI-E2.0 slot的clock signal建議與控制芯片同源。 時鐘 當(dāng)Clockgen或Clock Buffer使用SYS供電時，應(yīng)注意網(wǎng)卡、CPLD等芯片的時鐘信號是否需要單獨(dú)的時鐘源 時鐘 所有Clockgen和Clock Buffer的SMbus接口上拉的電壓應(yīng)與IC的供電一致 時鐘 當(dāng)晶振或clock buffer輸出的電平和IC需要的電平不一致時需要加AC耦合和阻抗匹配電路，同時要注意SWING和CROSSPOINT設(shè)置是否正確。 時鐘 注意Ossilater的clock信號輸出電平，如果是LVPECL，外部需要加對地150ohm電阻。對于發(fā)射級耦合邏輯電路，需要在外圍提供地回流路徑。 時鐘 CPU的晶振應(yīng)盡量排布在晶振輸入引腳附近。無源晶振要加幾十皮法的電容；有源晶振可直接將信號引至CPU的晶振輸入腳。