*,*,單擊此處編輯母版標(biāo)題樣式,,單擊此處編輯母版文本樣式,,第二級(jí),,第三級(jí),,第四級(jí),,第五級(jí),,,單擊此處編輯母版標(biāo)題樣式,,單擊此處編輯母版文本樣式,,第二級(jí),,第三級(jí),,第四級(jí),,第五級(jí),,*,,*,,,,,,,,單擊此處編輯母版標(biāo)題樣式,,單擊此處編輯母版文本樣式,,第二級(jí),,第三級(jí),,第四級(jí),,第五級(jí),,*,,*,,現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)電子設(shè)計(jì)競(jìng)賽培訓(xùn),16、干燥時(shí)間包括幾個(gè)部分？怎樣計(jì)算？,現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)電子設(shè)計(jì)競(jìng)賽培訓(xùn)現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)電子設(shè)計(jì)競(jìng)賽培訓(xùn)16、干燥時(shí)間包括幾個(gè)部分？怎樣計(jì)算？◆ 數(shù)字集成電路、數(shù)字系統(tǒng)、EDA◆ SOC與SOPC◆ IP 核◆ 基于FPGA/CPLD的數(shù)字系統(tǒng)設(shè)計(jì)EDA技術(shù)與現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)◆ 總結(jié)◆ DSP的FPGA實(shí)現(xiàn)◆ 附：數(shù)字系統(tǒng)應(yīng)用6/14/2021,第一節(jié),,,數(shù)字集成電路、數(shù)字系統(tǒng)、EDA,10/31/2024,標(biāo)準(zhǔn)通用器件 （,SSI/MSI ）,,微處理器,(,CPU)、,單片機(jī)（,MCU）,等軟件組態(tài)器件，外圍器件,(,LSI,VLSI),等,,,1.1 數(shù)字集成電路,門陣列,（Gate Array）,標(biāo)準(zhǔn)單元,(Standard Cell),可編程邏輯器件,,(Programmable Logic Device),PROM,FPLA,PAL,GAL,HDPLD FPGA,ASIC,,全定制,,(Full Custom,),半定制,,(Semi-Custom),EPLD CPLD,10/31/2024,,,◆,可編程邏輯器件,,經(jīng)歷了從,PROM,、,PLA,、,PAL,、,GAL,、,EPLD,到,CPLD,和,FPGA,的發(fā)展過(guò)程，在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性方面不斷地改進(jìn)和提高。,,,,目前,FPGA 已開始采用90nm工藝，集成度可達(dá)上千萬(wàn)門，速度可達(dá)千兆級(jí)，內(nèi)置硬核、存儲(chǔ)器、DSP塊、PLL等,支持多種軟核,成為理想的SOC設(shè)計(jì)平臺(tái)．,,10/31/2024,VS,10/31/2024,低速數(shù)字系統(tǒng),,信號(hào)速率：＜１,MHz,,,平臺(tái)：,MCU、 SSI/MSI 、LSI、VLSI,,中高速數(shù)字系統(tǒng),,信號(hào)速率：１,0,MHz,級(jí),,平臺(tái)：,DSP 、Embedded 、,高端,CPU 、CPLD,,高速數(shù)字系統(tǒng),,信號(hào)速率,:１00,MHz,級(jí),,平臺(tái)：,FPGA、ASIC,,現(xiàn)代數(shù)字系統(tǒng),,平臺(tái)：,FPGA、ASIC，,內(nèi)嵌,DSP、ARM,等,,,,數(shù)字系統(tǒng)的設(shè)計(jì)對(duì),FPGA,及,EDA,的依賴程度愈來(lái)愈高,,,1.2 數(shù)字系統(tǒng),10/31/2024,,單片機(jī)系統(tǒng),10/31/2024,,DSP及嵌入式系統(tǒng),10/31/2024,,FPGA系統(tǒng),,10/31/2024,1.3,EDA,技術(shù),,EDA (Electronic Design Automation),，即電子設(shè)計(jì)自動(dòng)化，是匯集計(jì)算機(jī)應(yīng)用學(xué)、微電子學(xué)和電子系統(tǒng)科學(xué)最新成果的一系列電子系統(tǒng)設(shè)計(jì)軟件。 EDA 經(jīng)歷了三個(gè)發(fā)展階段 ：,,,◆,,CAD,(Computer Aided Design)階段,,(60年代中~80年代初),,,◆,,CAE,(Computer Aided Engineering)階段,,(80年代初~90年代),,,◆,,ESDA,(Electronic System Design Automation),階段,,(90年代初以來(lái)的高速發(fā)展的階段),10/31/2024,數(shù)字系統(tǒng)EDA主要特征,,◆,高層綜合(HLS),理論與方法取得進(jìn)展，推動(dòng)了行為級(jí)綜合優(yōu)化工具的完善與發(fā)展。,◆,采用硬件描述語(yǔ)言來(lái)描述設(shè)計(jì)：形成了VHDL和Verilog HDL兩種標(biāo)準(zhǔn)硬件描述語(yǔ)言；采用 C 語(yǔ)言、 MATLAB描述數(shù)字邏輯也已成為現(xiàn)實(shí)。,◆,采用平面規(guī)劃 (Floorplaning)技術(shù),對(duì)邏輯綜合和物理版圖設(shè)計(jì)進(jìn)行聯(lián)合管理。,◆,可測(cè)性綜合設(shè)計(jì)。開發(fā)了掃描輸入、BLST（內(nèi)建自測(cè)試）、邊界掃描等可測(cè)性設(shè)計(jì)(DFT)工具，并已集成到EDA系統(tǒng)中。,10/31/2024,,著名EDA公司,10/31/2024,第二節(jié),,,基于可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計(jì),10/31/2024,2.1可編程邏輯器件結(jié)構(gòu),,,基本PLD結(jié)構(gòu),,輸入,,電路,與,,陣,,列,或,,陣,,列,輸出,,電路,輸,,入,輸,,出,輸入項(xiàng),乘積項(xiàng),或項(xiàng),10/31/2024,P,,I,,A,CPLD 結(jié)構(gòu)圖,I/O Control Block,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,LAB,10/31/2024,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,FPGA 結(jié)構(gòu)圖,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,.,,.,,.,IOC,IOC,EAB,EAB,嵌入式,,陣 列,10/31/2024,10/31/2024,,,ISE,Foundation,,,包含了業(yè)界用于可編程邏輯設(shè)計(jì)的最先進(jìn)的時(shí)序驅(qū)動(dòng)實(shí)現(xiàn)工具，以及設(shè)計(jì)輸入、綜合和驗(yàn)證功能。,,,,,,2.1可編程邏輯器件開發(fā)環(huán)境,10/31/2024,1.3 可編程邏輯器件開發(fā)過(guò)程,設(shè)計(jì)準(zhǔn)備,設(shè)計(jì)輸入,,原理圖,,硬件描述語(yǔ)言,設(shè)計(jì)綜合與實(shí)現(xiàn),,優(yōu)化,,合并、映射,,布局、布線,,生成編程文件,功能仿真,時(shí)序仿真,器件測(cè)試,器件編程,10/31/2024,設(shè)計(jì)輸入路線圖,1K-5K,10-100K,100K-1M,1M-10M,1991,1993,2019,2019,2019,2019,2019,2019,,Equations,,Schematics,,RTL,,Behavioral,,VHDL/Verilog,Intellectual,,Property,MATLAB,,DSP BUilDER,C-CodeSystem C,1,Usable Gates (K),10/31/2024,1.4 基于FPGA設(shè)計(jì)的特點(diǎn),◆,PLD改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法,,,門級(jí),,?,板級(jí),,?,芯片級(jí),◆,EDA技術(shù)極大地提高了設(shè)計(jì)效率,,,設(shè)計(jì)輸入,,?,設(shè)計(jì)綜合,?,設(shè)計(jì)實(shí)現(xiàn),,?,設(shè)計(jì)驗(yàn)證,,10/31/2024,第三節(jié),,,IP CORE,10/31/2024,IP的定義,,IP,,(Intellectual Property)是知識(shí)產(chǎn)權(quán)的簡(jiǎn)稱。IP定義為：經(jīng)過(guò),預(yù)先設(shè)計(jì),、,預(yù)先驗(yàn)證,，符合產(chǎn)業(yè)界普遍認(rèn)同的,設(shè)計(jì)規(guī)范和設(shè)計(jì)標(biāo)準(zhǔn),，具有相對(duì)獨(dú)立功能的電路模塊；,可重用于,,SoC或復(fù)雜ASIC/FPGA設(shè)計(jì)中。,,在工業(yè)界，IP常被稱為SIP (Silicon IP)或VC (Virtual Component)。,,在FPGA設(shè)計(jì)界，IP稱為IP 核 （IP　Core），有硬核(hard core ）、軟核（soft core)之分.,,10/31/2024,來(lái)源: Intel public presentations,IP的地位,——IC產(chǎn)業(yè)的三次分工,10/31/2024,工藝發(fā)展與設(shè)計(jì)效率之間的剪刀差,,10/31/2024,IP重用對(duì)設(shè)計(jì)生產(chǎn)率的提高,IP模塊是設(shè)計(jì)重用的關(guān)鍵部分，是結(jié)束“設(shè)計(jì)間距”,,唯一有效的方法，如果沒(méi)有它，半導(dǎo)體生產(chǎn)商和OEM,,供應(yīng)商根本無(wú)法達(dá)到今天已經(jīng)達(dá)到的水平。,10/31/2024,IP標(biāo)準(zhǔn)化組織,Name,Establish Time,Region,Function,VSIA,2019,U.S.A,制定IP規(guī)范、標(biāo)準(zhǔn)；發(fā)展支撐軟件,VCX,2019,England,提供IP發(fā)行標(biāo)準(zhǔn)和交易方法；為電子商務(wù)交易立法；提供數(shù)據(jù)庫(kù)安全系統(tǒng),D&R,2019,U.S.A,提供檢索系統(tǒng)；支持查找和發(fā)展IP；基于因特網(wǎng)的IP管理系統(tǒng),OCP-IP,2019,U.S.A,為面向“即插即用”的SOC設(shè)計(jì)提供一套完整的標(biāo)準(zhǔn)IP核插座接口協(xié)議,10/31/2024,Altera 公司部分IP Core,MegaCore Function,Version,Supports OpenCore,®,Plus,SOPC Builder Ready,DSP Builder Ready,,PCI Compiler: 32-bit Master/Target,3.2.0,,,,,,PCI Compiler: 64-bit Master/Target,3.2.0,,,,,,8-bit HyperTransport? Bus Interface,1.3.0,,,,,,DDR SDRAM Controller,2.2.0,,,,,,,,Finite Impulse Response Compiler,3.1.0,,,,,,,,Numerically Controlled Oscillator Compiler,2.2.0,,,,,,,,Fast Fourier Transform (FFT/IFFT),2.1.0,,,,,,,,Color Space Converter,2.2.0,,,,,,,,Reed-Solomon Compiler, Decoder,3.5.0,,,,,,,,Reed-Solomon Compiler, Encoder,3.5.0,,,,,,,,Turbo Decoder,1.6.0,,,,,,Turbo Encoder,1.6.0,,,,,,Viterbi Compiler, Parallel Decoder,4.1.0,,,,,,,,Viterbi Compiler, Serial Decoder,4.1.0,,,,,,,,8B10B Encoder/Decoder,1.5.0,,,,,,Parallel & Serial RapidIO? Physical Layer,2.1.0,,,,,,POS-PHY Level 2 & 3 Compiler,1.3.0,,,,,,POS-PHY Level 4,2.2.1,,,,,,SONET/SDH Compiler,2.3.0,,,,,,UTOPIA Level 2 Master,2.3.0,,,,,,UTOPIA Level 2 Slave,2.4.0,,,,,,10/31/2024,第四節(jié),,,SOC與SOPC,10/31/2024,IC設(shè)計(jì)發(fā)展周期圖,許氏循環(huán)揭示了集成電路產(chǎn)品沿著“通用”與“專用”波動(dòng)發(fā)展的規(guī)律；,,預(yù)測(cè)了繼SoC之后的下一代的產(chǎn)品將是一種通用器件：可重構(gòu)SoC,—— SOPC,。,SOPC,10/31/2024,系統(tǒng)芯片,——,SOC,SoC（System on a Chip）,CPU,DSP,Analog,I/F,ROM,PCB（System on a Board）,10/31/2024,SOPC,— System on a Programmable Chip,10/31/2024,SOPC,的途徑,10/31/2024,SOPC,Builder,SOPC Builder庫(kù)中已有的組件：,,,處理器,,,片內(nèi)處理器,,片外處理器的接口,,IP外設(shè),,,存儲(chǔ)器接口,,通用的微-外設(shè),,通訊外設(shè),,橋接口,,數(shù)字信號(hào)處理（DSP）IP,,硬件加速外設(shè),,10/31/2024,Altera SOPC,—NiosII,Builder,TM,EBI,SRAM,(Single Port),SDRAM,Controller,DPRAM,SDRAM,Interface,Flash,Interface,Bridge,Master Port,Slave Port,Dual,-,Port,RAM,Interface,ARM,-,or MIPS,-,Based,Processor,PLLs,PLD,Stripe,Interconnect,,Ports,Completed,,SOPC Architecture,,,Configured,,IP Cores,,,Configured,,Silicon,,Features,,(e.g. Memory Mapping),10/31/2024,Altera SOPC—NiosII 實(shí)驗(yàn)板,10/31/2024,HardCopy —— 結(jié)構(gòu)化的ASIC,10/31/2024,嵌有IBM PowerPC處理器硬核 MicroBlaze?的 FPGA,,10/31/2024,第五節(jié),,,DSP的FPGA實(shí)現(xiàn),10/31/2024,,Xilinx,:,,,,多達(dá),444個(gè)18,X18,嵌入式乘法器,,豐富的,DSP,算法庫(kù),,,MATLAB?/,Simulink,?、,Xilinx,System Generator for DSP,,Altera,:,,,,,FPGA 的DSP特性,10/31/2024,Altera FPGA上的DSP塊,10/31/2024,在Altera FPGA上實(shí)現(xiàn)DSP,10/31/2024,DSP Builder 將與MATLAB、Simulink塊和Altera的IP MegaCore®功能塊組合在一起，從而把系統(tǒng)級(jí)的設(shè)計(jì)和DSP算法的實(shí)現(xiàn)連接在一起。,,DSP Builder允許系統(tǒng)、算法、和硬件設(shè)計(jì)去共享一個(gè)通用的開發(fā)平臺(tái)。,DSP Builder,10/31/2024,Altera DSP 設(shè)計(jì)流程,10/31/2024,總結(jié),◆,FPGA/CPLD成為現(xiàn)代,數(shù)字系統(tǒng)設(shè)計(jì)的主力載體,◆,嵌入式處理器、DSP功能塊的完善與開發(fā),,主導(dǎo)著當(dāng)前FPGA結(jié)構(gòu)的發(fā)展,◆,EDA軟件以IP 核的設(shè)計(jì)及應(yīng)用為重要內(nèi)容,◆,現(xiàn)代,數(shù)字系統(tǒng)的設(shè)計(jì)以SOC/SOPC為主要特征,10/31/2024,附：,,數(shù)字系統(tǒng)應(yīng)用,10/31/2024,單元數(shù)字邏輯,◆,信號(hào)產(chǎn)生,,,,NCO –數(shù)控振蕩器,,PWM –脈寬調(diào)制,,PFM – 脈頻調(diào)制,,DPLL –數(shù)字鎖相環(huán),,。,,。,,。,,,10/31/2024,單元數(shù)字邏輯,◆,信號(hào)變換,,,,數(shù)字積分/微分,,延時(shí)/單穩(wěn),,分頻/倍頻/混頻/頻率合成,,比例乘法器,,。,,。,,。,,,10/31/2024,單元數(shù)字邏輯,◆,信號(hào)處理,,,,FIR 濾波器,,IIR濾波器,,FFT譜分析,,數(shù)字鑒相/頻/脈寬/周期,,數(shù)字調(diào)制/解調(diào),,。,,。,,。,,,10/31/2024,單元數(shù)字邏輯,◆,接口邏輯,,,,EPP/SPI/I2C與并口的轉(zhuǎn)換邏輯,,EPP/SPI/I2C與總線的轉(zhuǎn)換邏輯,,DPRAM、FIFO、DMA邏輯,,PFM – 脈頻調(diào)制,,DPLL –數(shù)字鎖相環(huán),,。,,。,,。,,,10/31/2024,簡(jiǎn)單數(shù)字系統(tǒng),◆,數(shù)字鐘、音樂(lè)演奏系統(tǒng),,◆,DDS、DDFS頻率合成系統(tǒng),,,◆,CRT光柵掃描系統(tǒng),,,◆,LED點(diǎn)陣顯示系統(tǒng),,,◆,數(shù)字接收系統(tǒng),,,◆,數(shù)字測(cè)量系統(tǒng),,,◆,ALU系統(tǒng),,◆,自動(dòng)采集存儲(chǔ)系統(tǒng),,,10/31/2024,謝謝，再見！,10/31/2024,謝謝大家！,,,,