Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,第二級,第三級,第四級,第五級,第,1,章,可編程邏輯器件概述,現(xiàn)代電子設計與應用,3.2.4,EDA工具,3.2.5 現(xiàn)代電子設計流程,3.2.4 EDA工具,按主要功能或主要應用場合，分為電路設計與仿真工具、PCB設計軟件、IC設計軟件、PLD設計工具及其它EDA軟件，進行簡單介紹。,1.電子電路設計與仿真工具,電子電路設計與仿真工具包SPICE/PSPICE、Matlab,multiSIM7；,2.PCB設計軟件 PCB（Printed-Circuit Board,）,PCB設計軟件種類很多，如Protel、OrCAD、Viewlogic、PowerPCB、Cadence PSD、MentorGraphices的Expedition PCB、Zuken CadStart、Winboard/Windraft/Ivex-SPICE、PCB Studio、TANGO、PCBWizard（與LiveWire配套的PCB制作軟件包）、ultiBOARD7（與multiSIM2001配套的PCB制作軟件包）等等。,3.IC設計工具,1、設計輸入工具 這是任何一種EDA軟件必須具備的基本功能。像Cadence的composer，viewlogic的viewdraw，硬件描述語言VHDL、Verilog HDL是主要設計語言。,2、設計仿真工具 我們使用EDA工具的一個最大好處是可以驗證設計是否正確，幾乎每個公司的EDA產品都有仿真工具。Verilog-XL、NC-verilog用于Verilog仿真，Leapfrog用于VHDL仿真,3、綜合工具 綜合工具可以把HDL變成門級網(wǎng)表。這方面Synopsys工具占有較大的優(yōu)勢，它的Design Compile是作為一個綜合的工業(yè)標準，它還有另外一個產品叫Behavior Compiler，可以提供更高級的綜合。,3.2.5 現(xiàn)代電子設計流程,1、自上向下的系統(tǒng)級分析,傳統(tǒng)的自下而上的硬件電路設計方法已經沿用了幾十年，隨著計算機技術、大規(guī)模集成電路技術的發(fā)展，這種設計方法已落后于當今技術的發(fā)展。一種嶄新的自上而下的設計方法已經興起，它為硬件電路設計帶來一次重大的變革。,圖 1.22 自上而下設計系統(tǒng)硬件的過程,2.面向CPLD/FPGA的芯片級設計,可編程邏輯器件的設計是指利用EDA開發(fā)軟件和編程工具對器件進行開發(fā)的過程。高密度復雜可編程邏輯器件的設計流程如圖1.23所示，它包括設計準備，設計輸入，功能仿真，設計處理，時序仿真和器件編程及測試等七個步驟。,圖 1.23 可編程邏輯器件設計流程,1.設計準備,在系統(tǒng)設計之前，首先要進行方案論證、系統(tǒng)設計和器件選擇等準備工作。設計人員根據(jù)任務要求，如系統(tǒng)的功能和復雜度，對工作速度和器件本身的資源、成本及連線的可布性等方面進行權衡，選擇合適的設計方案和合適的器件類型。一般采用自上而下的設計方法，也可采用傳統(tǒng)的自下而上的設計方法。,2.設計輸入,設計人員將所設計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程稱為設計輸入。設計輸入通常有以下幾種形式。,1)原理圖輸入方式,原理圖輸入方式是一種最直接的設計描述方式，要設計什么，就從軟件系統(tǒng)提供的元件庫中調出來，畫出原理圖，這樣比較符合人們的習慣。這種方式要求設計人員有豐富的電路知識及對PLD的結構比較熟悉。其主要優(yōu)點是容易實現(xiàn)仿真，便于信號的觀察和電路的調整；缺點是效率低，特別是產品有所改動，需要選用另外一個公司的PLD器件時，就需要重新輸入原理圖，而采用硬件描述語言輸入方式就不存在這個問題。,2)硬件描述語言輸入方式,硬件描述語言是用文本方式描述設計，它分為普通硬件描述語言和行為描述語言。,普通硬件描述語言有ABEL、CUR和LFM等，它們支持邏輯方程、真值表、狀態(tài)機等邏輯表達方式，主要用于簡單PLD的設計輸入。行為描述語言是目前常用的高層硬件描述語言，主要有VHDL和Verilog HDL兩個IEEE標準。其突出優(yōu)點有：語言與工藝的無關性，可以使設計人員在系統(tǒng)設計、邏輯驗證階段便確立方案的可行性；,語言的公開可利用性，便于實現(xiàn)大規(guī)模系統(tǒng)的設計；具有很強的邏輯描述和仿真功能，而且輸入效率高，在不同的設計輸入庫之間的轉換非常方便，用不著對底層的電路和PLD結構的熟悉。,3)波形輸入方式,波形輸入方式主要是用來建立和編輯波形設計文件，以及輸入仿真向量和功能測試向量。波形設計輸入適用于時序邏輯和有重復性的邏輯函數(shù)。系統(tǒng)軟件可以根據(jù)用戶定義的輸入輸出波形自動生成邏輯關系。波形編輯功能還允許設計人員對波形進行拷貝、剪切、粘貼、重復與伸展，從而可以用內部節(jié)點、觸發(fā)器和狀態(tài)機建立設計文件，并將波形進行組合，顯示各種進制的狀態(tài)值，也可以將一組波形重疊到另一組波形上，對兩組仿真結果進行比較。,3.功能仿真,功能仿真也叫前仿真。用戶所設計的電路必須在編譯之前進行邏輯功能驗證，此時的仿真沒有延時信息，對于初步的功能檢測非常方便。仿真前，要先利用波形編輯器和硬件描述語言等建立波形文件和測試向量（即將所關心的輸入信號組合成序列），仿真結果將會生成報告文件和輸出信號波形，從中便可以觀察到各個節(jié)點的信號變化。如果發(fā)現(xiàn)錯誤，則返回設計輸入中修改邏輯設計。,4.設計處理,設計處理是器件設計中的核心環(huán)節(jié)。在設計處理過程中，編譯軟件將對設計輸入文件進行邏輯化簡、綜合優(yōu)化和適配，最后產生編程用的編程文件。,1)語法檢查和設計規(guī)則檢查,設計輸入完成后，首先進行語法檢查，如原理圖中有無漏連信號線，信號有無雙重來源，文本輸入文件中關鍵字有無輸錯等各種語法錯誤，并及時列出錯誤信息報告供設計人員修改，然后進行設計規(guī)則檢驗，檢查總的設計有無超出器件資源或規(guī)定的限制，并將編譯報告列出，指明違反規(guī)則情況以供設計人員糾正。,2)邏輯優(yōu)化和綜合,化簡所有的邏輯方程或用戶自建的宏，使設計所占用的資源最少。綜合的目的是將多個模塊化設計文件合并為一個網(wǎng)表文件，并使層次設計平面化。,3)適配和分割,確立優(yōu)化以后的邏輯能否與器件中的宏單元和I/O單元適配，然后將設計分割為多個便于識別的邏輯小塊形式映射到器件相應的宏單元中。如果整個設計較大，不能裝入一片器件時，可以將整個設計劃分（分割）成多塊，并裝入同一系列的多片器件中去。分割可全自動、部分或全部用戶控制，目的是使器件數(shù)目最少，器件之間通信的引腳數(shù)目最少。,傳統(tǒng)的自下而上的硬件電路設計方法已經沿用了幾十年，隨著計算機技術、大規(guī)模集成電路技術的發(fā)展，這種設計方法已落后于當今技術的發(fā)展。一種嶄新的自上而下的設計方法已經興起，它為硬件電路設計帶來一次重大的變革。,4)布局和布線,布局和布線工作是在上面的設計工作完成后由軟件自動完成的，它以最優(yōu)的方式對邏輯元件布局，并準確地實現(xiàn)元件間的互連。布線以后軟件自動生成報告，提供有關設計中各部分資源的使用情況等信息。,5.時序仿真,時序仿真又稱后仿真或延時仿真。由于不同器件的內部延時不一樣，不同的布局布線方案也給延時造成不同的影響，因此在設計處理以后，對系統(tǒng)和各模塊進行時序仿真，分析其時序關系，估計設計的性能，以及檢查和消除競爭冒險等是非常有必要的。實際上這也是與實際器件工作情況基本相同的仿真。,6.器件編程測試,時序仿真完成后，軟件就可產生供器件編程使用的數(shù)據(jù)文件。對EPLD/CPLD來說，是產生熔絲圖文件，即JED文件，對于FPGA來說，是產生位流數(shù)據(jù)文件（Bitstream Generation），然后將編程數(shù)據(jù)放到對應的具體可編程器件中去。,器件編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等。普通的EPLD/CPLD器件和一次性編程的FPGA需要專用的編程器完成器件的編程工作?；赟RAM的FPGA可以由EPROM或其它存儲體進行配置。在線可編程的PLD器件不需要專門的編程器，只要一根編程下載電纜就可以了。,器件在編程完畢后，可以用編譯時產生的文件對器件進行校驗、加密等工作。對于支持JTAG技術，具有邊界掃描測試BST（BandaryScan Testing）能力和在線編程能力的器件來說，測試起來就更加方便。,謝謝觀看,/,歡迎下載,BY FAITH I MEAN A VISION OF GOOD ONE CHERISHES AND THE ENTHUSIASM THAT PUSHES ONE TO SEEK ITS FULFILLMENT REGARDLESS OF OBSTACLES.BY FAITH I BY FAITH,內容總結,現(xiàn)代電子設計與應用。高密度復雜可編程邏輯器件的設計流程如圖1.23所示，它包括設計準備，設計輸入，功能仿真，設計處理，時序仿真和器件編程及測試等七個步驟。缺點是效率低，特別是產品有所改動，需要選用另外一個公司的PLD器件時，就需要重新輸入原理圖，而采用硬件描述語言輸入方式就不存在這個問題。在設計處理過程中，編譯軟件將對設計輸入文件進行邏輯化簡、綜合優(yōu)化和適配，最后產生編程用的編程文件。如果整個設計較大，不能裝入一片器件時，可以將整個設計劃分（分割）成多塊，并裝入同一系列的多片器件中去。分割可全自動、部分或全部用戶控制，目的是使器件數(shù)目最少，器件之間通信的引腳數(shù)目最少。布局和布線工作是在上面的設計工作完成后由軟件自動完成的，它以最優(yōu)的方式對邏輯元件布局，并準確地實現(xiàn)元件間的互連。器件編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等,