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1、 EDA 設計（II）實驗報告 第 1頁 共 25 頁 實驗一 二十四小時數(shù)字計時器 一、實驗內(nèi)容及題目簡介 利用 QuartusII 軟件設計一個數(shù)字鐘，并下載到 SmartSOPC實驗系統(tǒng)中，可以完成 00:00:00 到 23:59:59 的計時功能，并在控制電路的作用下具有保持、清零、快速校 時、快速校分、整點報時等功能。 二、實驗設計要求 （1）設計基本要求 1、能進行正常的時、分、秒計時功能； 2、分別由六個數(shù)碼管顯示時分秒的計時； 3、 K1 是系統(tǒng)的使能開關（

2、 4、 K2 是系統(tǒng)的清零開關（ 5、 K3 是系統(tǒng)的校分開關（ 6、 K4 是系統(tǒng)的校時開關（  K1=0正常工作， K2=0正常工作， K3=0正常工作， K4=0正常工作，  K1=1時鐘保持不變）； K2=1時鐘的分、秒全清零）； K3=1時可以快速校分）； K4=1時可以快速校時）； (2) 設計提高部分要求 1、使時鐘具有整點報時功能（當時鐘計到 59’53”時開始報時，在 59’53” , 59 ’ 55” ,59 ’57” 時報時頻率為 512Hz,59’59”時報時頻率為 1KHz, ）；

3、 2、鬧表設定功能； 3、自己添加其他功能； EDA 設計（II）實驗報告 第 2頁 共 25 頁 三、方案論證 數(shù)字鐘整體框圖如下圖所示 本實驗的目的是利用 QuartusII 軟件設計一個多功能的數(shù)字計時器， 使該計時器具有計時，顯示，清零，較分，校時及整點報時功能。依據(jù)上述數(shù)字鐘電路結構方框 圖可知，秒計時器和分計時器均為 60 進制，小時計時器是 24 進制計數(shù)器。當秒計

4、時器對 1HZ時鐘脈沖信號計數(shù)到 60 時，產(chǎn)生一個進位脈沖， 使分計時器的數(shù)值加 1，同樣，分計時器計數(shù)到 60 時，使小時計時器的數(shù)值加一。秒計數(shù)模塊和分計數(shù)模塊的核心是模 60 的計數(shù)器，時計數(shù)模塊的核心為模 24 的計數(shù)器，并且采用同步計數(shù)的方法，即三個模塊的時鐘信號均來自同一個頻率信號。 當數(shù)字鐘走時出現(xiàn)誤差時，通過校時電路對時，分的時間進行校正，其中校時電 路和清零電路只需在原有電路的基礎上采用一定的邏輯門電路實現(xiàn)。 為了防止機械開關造成的抖動，本次實驗我采用 D觸發(fā)器來消抖。 系統(tǒng)復位模塊只需要在計時模塊的清零輸入端輸入有效信號， 即可完成系統(tǒng)復位功能。

5、譯碼顯示模塊要采用動態(tài)譯碼顯示電路。用數(shù)據(jù)選擇器在控制信號的作用下，選 擇輸出秒位、分位或時位，上面所說的控制信號是由一個模 6 計數(shù)器產(chǎn)生的信號。利用一個譯碼器進行數(shù)碼管的位碼控制， 輸入的控制信號同樣為模 6 計數(shù)器產(chǎn)生的信號。為了保證數(shù)字鐘走時準確，時鐘信號源輸出的信號頻率需經(jīng)過分頻器分頻，得到 1HZ和 1KHZ時鐘信號。1HZ時鐘信號用于計時， 1KHZ時鐘信號用于動態(tài)掃描譯碼電路。 EDA 設計（II）實驗報告 第 3頁 共 25 頁 通過分計時器和秒計時器的引腳在固定時刻采用邏輯門進行邏輯運算后驅(qū)動蜂鳴器， 可實現(xiàn)整點報時功能，引入不

6、同的頻率信號可改變報時聲音的頻率。 四、 各子模塊設計原理與實現(xiàn) 脈沖發(fā)生器模塊總體設計 脈沖發(fā)生器是數(shù)字電子鐘的核心部分， 它的精度和穩(wěn)定度直接決定數(shù)字電子鐘的 質(zhì)量。本實驗中，實驗操作板只能提供 48MHZ的頻率，為保證數(shù)字電子鐘的正常運行， 我們需要多種頻率的保障： 電子鐘正常運行時 1HZ的秒脈沖，動態(tài)掃描譯碼器時 1KHZ 的掃描脈沖，報時電路中 500HZ的低頻信號脈沖。這些脈沖的獲得可通過分頻電路對 48MHZ的脈沖信號連續(xù)分頻，選取我們所需要的頻率信號輸入相關電路即可。具體實 現(xiàn)方法如以下流程圖所示：

7、 分頻子模塊原理圖 （1）先設計一個 1M分頻器，利用此分頻器，理論上將得到 48Hz 的頻率信號，同時在 1000 分頻電路輸出端得到 48KHz的頻率信號。該分頻器的設計，利用 74160 計數(shù)器， 74160 是具有清零、置數(shù)、計數(shù)和禁止計數(shù)（保持） 4 中功能的集成 BCD碼計數(shù)器。用 3 個 74160 級聯(lián)可以形成一個 1000 計數(shù)器，即實現(xiàn)了 1000 分頻，1M分頻參照 1K 分頻設計。 VCC VC1

8、 CLK1 f rediv input INPUT VCC VC1 CO3 VC1 CLK1 封裝后 fdiv2 fredivinput 48kfre 48fre inst1  EDA 設計（II）實驗報告 74160 VC1 74160 VC1 LDN LDN A A B QA B QA C QB C QB D QC

9、D QC E NT QD ENT QD E NP RCO VC1 ENP RCO VC1 CLRN CLRN CLK CLK1 CLK CLK1 inst COUNTE R inst4 COUNTER 74160 VC1 74160 VC1 LDN LDN A A B QA B QA

10、 C QB C QB D QC D QC E NT QD ENT QD E NP RCO VC1 ENP RCO VC1 CLRN CLRN CLK CLK1 CLK CLK1 inst6 COUNTE R inst7 COUNTER  74160 LDN A B QA C QB D QC ENT QD ENP RCO C

11、LRN CLK inst5 COUNTER 74160 LDN A B QA C QB D QC ENT QD ENP RCO CLRN CLK inst8 COUNTER  第4頁共25頁 CO3 CO3 OUTPUT 48kf re OUTPUT 48f re （2）設計第二個分頻器， 該分頻器為一個模 24 的計數(shù)器。模 24 計數(shù)器由兩個 74160 實現(xiàn)。仍然以 74160 為基礎進行設計。當輸

12、入 48KHz和 48Hz信號，將得到 2KHz和 2Hz 的頻率信號。 ql[2] NAND2 qh[1] CLR NOT mid_output OUTPUT inst4 inst5 VCC VC0 74160 VC0 LDN A B QA C QB ql[2] D QC ENT QD CLR ENP RCO CLR CLRN  74160 LDN A B QA

13、 qh[1] C QB D QC ENTQD ENP RCO CLRN CL0 CLK CL0 mid_input INPUT CLK VCC inst COUNTER inst1COUNTER 波形圖如下所示 EDA 設計（II）實驗報告 第 5頁 共 25 頁 fdiv1 封裝后  mid_input mid_output inst （3）最后是一個二分頻電路的實現(xiàn)，當然該分頻器的實現(xiàn)著實簡單，通過數(shù)字電路

14、 的學習便知只需利用一個 T 觸發(fā)器便可組合成一個二分頻器。 2 C V t w o f r e i n p u 其波形圖如下圖所示： 封裝后 fdiv3 tw ofreinput tw ofreoutput inst3  V C C TFFE V C 2 PRN OUTPUT t w o f r e o u t p T Q INPUT

15、 V C C V C 2 ENA CLRN i n s t 2 C V 模塊整合總體電路 將各分頻子模塊整合為最后的脈沖發(fā)生電路，如圖所示： EDA 設計（II）實驗報告 第 6 頁 共 25 頁 q5 1kf re fdiv1 OUTPUT q1 q9 q6 OUTPUT

16、 mid_input mid_output 2f re q8 OUTPUT 512f re inst9 q7 OUTPUT 1f re fdiv1 fdiv3

17、 q2 q4 q9 q3 mid_input mid_output tw ofreinput tw ofreoutput inst inst10 fdiv2 fdiv3 fdiv3 sy steminput INPUT q1 q4 q6 q3 q5 fr

18、edivinput 48kfre tw ofreinput tw ofreoutput tw ofreinput tw ofreoutput VCC q2 48fre inst1 inst3 inst11 fdiv3 fdiv3 q6 q7 q5

19、 q8 tw ofreinput tw ofreoutput tw ofreinput tw ofreoutput inst7 inst12 封裝后 fdiv systeminput 1kfre 2fre 512fre 1fre inst 計時電路總體設計 計時電路是本實驗基礎電路中的關鍵電路，也是本實驗的核心之所在。由時計時 器、分計時器、秒計時器構成。計時電路中的計數(shù)

20、器， 可以用 74160 來實現(xiàn)。分別 設計計時，計分和計秒的電路，計時為 0~23，計分及計秒為 0~59。即，采用模 24 進 行計時，采用模 60 進行計分和計秒，在達到 23 時 59 分 59 秒時時鐘自動清零。 計時電路各子模塊設計 ⑴ 秒計數(shù)模塊 因為秒位的模數(shù)為 60，所以使用兩片 74160 來設計模 60 計數(shù)器，采用置數(shù)法來 使計數(shù)器歸零。其電路圖如下所示。 EDA 設計（II）實驗報告 sec_shi[0] NAND4 sec_shi[2] LDN sec_ge[0] sec_ge[3]

21、 inst1  第7頁共25頁 NOT sco inst6 LDN ground GND EN CLR CLK AND2 key _min NOR2  74160 LDN A B QA C QB D QC ENT QD ENP RCO CLRN  LDN sec_ge[0] ground sec_ge[1] sec_ge[2] sec_ge[3] CLR CLK 

22、 74160 LDN A sec_shi[0] B QA sec_shi[1] C QB sec_shi[2] D QC sec_shi[3] ENT QD ENP RCO CLRN key _hr CLK COUNTER inst5 inst7 inst CLK INPUT VCC CLR INPUT VCC EN INPUT VCC key _min INPUT VCC key _h

23、r INPUT VCC 仿真波形如下圖所示： CLK inst9 COUNTER OUTPUT sec_ge[3..0] OUTPUT sec_shi[3..0] OUTPUT sco ⑵ 分計數(shù)模塊 分計數(shù)模塊的設計與秒計數(shù)模塊的設計思路一致， 只是在決定回零的與非門輸入端數(shù)目比秒計數(shù)模塊的多一個，將其設置為 ET端。現(xiàn)將其電路圖放置如下： EDA 設計（II）實驗報告 min_shi

24、[2] NAND5 min_shi[0] IN1 LDN min_ge[3] IN2 min_ge[0] IN3 OUT ET IN4 IN5 inst1  第8頁共25頁 NOT mco inst7 LDN 74160 ground LDN A B QA GND C QB D QC EN ENT QD CLR ENP RCO CLRN CLK 

25、 LDN ground min_ge[0] min_ge[1] min_ge[2] min_ge[3] CLR CLK  74160 LDN A min_shi[0] B QA min_shi[1] C QB min_shi[2] D QC min_shi[3] ENT QD ENP RCO CLRN CLK CLK inst COUNTER inst2 COUNTER CLK

26、 INPUT OUTPUT min_ge[3..0] VCC CLR INPUT OUTPUT min_shi[3..0] VCC EN INPUT OUTPUT mco VCC ET INPUT VCC ⑶ 時計數(shù)模塊 時計數(shù)模塊為一個模 24 的計數(shù)器， 與設計分計數(shù)模塊的考慮一樣， 其與非門的輸 入端并不是只有 3 個輸入端，還需外加兩個輸入端，這兩個輸入端分別為 ET1和 ET2， 它們接收來自秒計數(shù)模塊和分計數(shù)模塊的進位信號。 EDA 設計（II）實驗報告

27、 第 9 頁 共 25 頁 NAND4 hr_shi[1] hr_ge[1] LDN NOT hco hr_ge[0] inst8 ET inst3 LDN ground GND EN CLR CLK  74160 LDN LDN ground A hr_ge[0] B QA hr_ge[1] C QB hr_ge[2] D QC hr_ge[3] ENT QD E

28、NP RCO CLRN CLR CLK  74160 LDN A hr_shi[0] B QA hr_shi[1] C QB hr_shi[2] D QC hr_shi[3] ENT QD ENP RCO CLRN CLK CLK inst COUNTER inst1 COUNTER CLK INPUT OUTPUT hr_shi[3..0] VCC CLR INPUT OUTPUT hr_ge[3..0] VCC EN INPUT O

29、UTPUT hco VCC ET INPUT VCC 仿真波形如下圖所示： 這樣，就完成了三個計數(shù)模塊的設計，進行封裝，其封裝圖如下所示： miao fen shi CLK sec_ge[3..0] CLK min_ge[3..0] CLK hr_shi[3..0] CLR sec_shi[3..0] CLR min_shi[3..0] CLR hr_ge[3..0] EN sco EN mco EN h

30、co key_min ET ET key_hr inst inst1 inst2 模塊整合總體電路 對三個小模塊進行整合， 實現(xiàn)整體的設計。 其中，各進位信號的應該加至使能端， 且采用同步計數(shù)的方法，即所有計數(shù)器的時鐘信號均由一個頻率信號驅(qū)動。 電路圖放置如下： EDA 設計（II）實驗報告 第 10 頁 共 25 頁 miao fen shi cp s_g[3..0] cp m_g[3

31、..0] cp h_s[3..0] clr CLK sec_ge[3..0] s_s[3..0] clr CLK min_ge[3..0] clr CLK hr_shi[3..0] h_g[3..0] en CLR sec_shi[3..0] CLR min_shi[3..0] m_s[3..0] CLR hr_ge[3..0] key _min EN sco E N mco EN hco key _hr key_min E T ET

32、 key_hr inst inst1 inst2 OR2 OR2 h_q m_q inst4 inst3 仿真波形如下圖所示： 4.3 報時電路 數(shù)字鐘 59 分 53 秒、 59 分 55 秒、 59 分 57 秒的報時鳴叫頻率是 500Hz，在 59 分 59 秒的報時鳴叫頻率

33、是 1KHz。 要使蜂鳴器在 59'53" 、59'55"、59'57" 時發(fā)出低聲（頻率約為 500Hz）；在 59'59" 時發(fā)出高 聲 （ 頻 率 約 為 1KHz）。 蜂 鳴 器 的 一 端 接 地 ， 另 一 端 的 輸 入 滿 足 ： H＝ 59'53" f3  59'55" f3  59'57" f 3  59'59" f 4  59'51" (2" f 3  4" f3  6" f 3  8" f 4 ) 59'51" 2" f 3 4" f3 8" f 4  。 因此將分十

34、位的  QC和  QA 端、分個位  QD和  QA 端接到四輸入端與門（ “與門  1”），秒 十位的  QC和  QA 端、秒個位的  QA 接到另一個四輸入端與門（ “與門  2”），2 秒、 4 秒和  8 秒分別對應秒個位的  QB、QC和  QD，其中  f3 為  500Hz的頻率信號  ,  f 4為  1KHz的頻率信 號。 整點報時模塊的電路圖如下所示： EDA 設計（II）實驗報告  第11頁共25頁

35、 m_s[2] m_s[0] m_g[3] m_g[0] 512f re NAND2 s_g[1] inst3 s_s[2] s_s[0] 512f re NAND2 s_g[0] NAND3 s_g[2] inst4 inst7 1kf re NAND2 512f re s_g[3] 1kf re inst5 s_g[3..0] s_s[2] s_s[0] m_s[2] m_s[0] m_g[3]

36、 m_g[0]  AND4 inst AND4 inst1 INPUT VCC INPUT VCC INPUT VCC INPUT VCC INPUT VCC INPUT VCC INPUT VCC INPUT VCC INPUT VCC  AND2 buzzer inst2

37、 OUTPUT buzzer 封裝后如下圖所示： beep 512fre buzzer 1kfre s_g[3..0] s_s[2] s_s[0] m_s[2] m_s[0] m_g[3] m_g[0] inst2 4.4 譯碼顯示電路 譯碼顯示電路總體設計 EDA 設計（II）實驗報告 第12頁 共25頁 DIG0 8421 BCD SL DIG1 SH 8

38、421 ML BCD 24 選 4  顯示 譯碼器  a b c d DIG2 MH MUX 7447 e f HL g DIG3 HH DIG0 DIG1 DIG4 譯碼器 DIG2 A2 A1 A0 74138 DIG3 CLK2 計數(shù)器 DIG4 DI

39、G5 DIG5 其中 DIG0—— DIG5為 LED的位碼， a—g 為 LED的段碼。譯碼器 74138 用來選擇 哪一位 LED顯示，而 24 選四 MUX用來決定所選 LED上顯示的內(nèi)容。 4.4.1 各子功能的實現(xiàn) （1）設計四個 74151 八選一數(shù)據(jù)選擇器聯(lián)合構成了一個 32 選 4 數(shù)據(jù)選擇器，目的是 能夠輪流選擇輸出計時器的秒分時以及秒表信號共六位數(shù)據(jù)。如下圖 p[0] A 74151 p[0] 74151 p[0] 74151 p[0] p[1] A

40、 p[1] A p[1] B p[1] B p[2] B p[2] p[2] C p[2] C s_g[0] C s_g[2] s_g[3] D0 s_g[1] D0 s_s[0] D0 s_s[2] s_s[3] s_s[1] m_g[0] D1 y [0] D1 y [1] m_g[2] D1 y [2] m_g[3] m_g[1] m_s[0

41、] D2 Y D2 Y m_s[2] D2 Y m_s[3] m_s[1] h_g[0] D3 WN D3 WN h_g[2] D3 WN h_g[3] h_g[1] h_s[0] D4 D4 h_s[2] D4 h_s[3] D5 h_s[1] D5 ground D5 ground ground D6 ground D6 D6 D7

42、 D7 D7 GN GN GN GND MULTIPLEXER inst1 MULTIPLEXER inst2 MULTIPLEXER inst  74151 A B C D0 D1 y [3] D2 Y D3 WN D4 D5 D6 D7 GN inst3 MULTIPLEXER p[2..0] INPUT VCC s_g[3..0] INPUT

43、 VCC OUTPUT y [3..0] s_s[3..0] INPUT VCC m_g[3..0] INPUT VCC m_s[3..0] INPUT VCC h_g[3..0] INPUT VCC h_s[3..0] INPUT VCC 封裝后： EDA 設計（II）實驗報告 第 13頁 共 25頁 mux p[2..0] y[3..0] s_g[3..0] s_s[3..0]

44、 m_g[3..0] m_s[3..0] h_g[3..0] h_s[3..0] inst10 （2）設計模六計數(shù)器，其功能使得信號的頻率大于 30Hz，這樣才能保證數(shù)碼管在顯 示時不出現(xiàn)閃爍現(xiàn)象。 LDN 74160 LDN A B QA GND C QB VCC D QC ENT QD ENP RCO CLRN CP CLK inst COUNTER 

45、 q[0] q[1] NAND2 LDN q[2] inst1 CP INPUT OUTPUT q[2..0] VCC 仿真波形如下圖所示 封裝后： mod6 CP q[2..0] inst5 （3）設計 7447 是將選擇輸出的 4 位 BCD碼轉(zhuǎn)化成對應的數(shù)據(jù)以便可以由單晶體顯示 器顯示輸出； 74138 是一個譯碼器，用來控制選擇哪一個顯示器顯示。 EDA 設計（

46、II）實驗報告 第 14頁 共 25頁 74138 Y0N dig[0] q[0] dig[1] A Y1N q[1] dig[2] B Y2N q[2] dig[3] C Y3N dig[4] G1 Y4N gd dig[5] G2AN Y5N dig[6] G2BN Y6N GND dig[7] Y7N inst 3:8 DE CODER  y [0] 7447 seg[0] y [1] A OA

47、 seg[1] B OB y [2] seg[2] C OC y [3] seg[3] D OD seg[4] VCC LTN OE seg[5] RBIN OF seg[6] BIN OG RBON inst4 BCD TO 7SE G 模塊整合總體電路 本模塊原理為： 將 1KHZ的頻率進行摸 8 后所得輸出信號快速掃描選擇 LED顯示 的位碼，同時通過所得的三位信號的 8 種組合選擇秒表個位，秒表十位，秒各位，秒 十位，分個位，分十位以及時個位，時十位輸出。使

48、其在所選定的 LED上顯示出來。 由于 1KHZ的掃描頻率很快，以及人眼的遲滯效應， LED顯示基本看不到閃爍。 將各子模塊拼接，同時在顯示電路中加入報時電路排列，如下圖所示： jishiqi cp1 clr cp s_g[3..0] en clr s_s[3..0] key _min en m_g[3..0] key _hr key_min m_s[3..0] 2f reinput key_hr h_g[3..0] 2freinput h_s[3..0] inst9

49、 cp1 INPUT VCC  q[2..0] s_g[3..0] s_s[3..0] m_g[3..0] m_s[3..0] h_g[3..0] h_s[3..0] cp2  mux y [3..0] p[2..0] y[3..0] s_g[3..0] s_s[3..0] m_g[3..0] VCC m_s[3..0] h_g[3..0] h_s[3..0] inst10 mod6 q[2..0] CP q[2

50、..0] VCC inst8  y [0] 7447 A OA y [1] OB B y [2] OC C y [3] OD D LTN OE RBIN OF BIN OG RBON inst4 BCD TO 7SEG 74138 q[0] Y0N A Y1N q[1] B Y2N q[2] C Y3N gd G1 Y4N G2AN Y5N G2BN Y6N  seg[0] seg[1] seg[2] seg[3]

51、 seg[4] seg[5] seg[6] dig[0] dig[1] dig[2] dig[3] dig[4] dig[5] dig[6] cp2 INPUT VCC clr INPUT VCC en INPUT VCC key _min INPUT VCC key _hr INPUT VCC 2f reinput INPUT VCC 1kf re INPUT VCC beep cp2 buzzer 1kf re

52、 512fre buzzer s_g[3..0] 1kfre s_s[2] s_g[3..0] s_s[0] s_s[2] m_s[2] s_s[0] m_s[0] m_s[2] m_g[3] m_s[0] m_g[0] m_g[3] m_g[0] inst2  GND Y7N inst 3:8 DECODER OUTPUT seg[6..0] OUTPUT dig[7..0] OUTPUT buzzer dig[7] 其仿真波形如下圖所示 ED

53、A 設計（II）實驗報告 第 15頁 共 25頁 封裝后如下圖所示： all cp1 seg[6..0] cp2 dig[7..0] clr buzzer en key_min key_hr 2freinput 1kfre inst1 4.5 校分校時電路 在電子鐘計時不準確的時候，需要對其進行校正。在實際應用系統(tǒng)中，校分電路 是必不可少的一部分。為達到這一目的，需有一定的校分校時信號，通過開關電路的

54、控制，系統(tǒng)在正常計時信號和校分信號之間進行選擇，從而達到校分或正常計時的效 果。 校時電路原理與校分電路大致相同，故對校分電路做簡要介紹。分計數(shù)器的計數(shù) 脈沖有兩個不同的來源： 一個是秒的進位信號， 還有一個是快速校分信號 （可以是 1Hz 或 2Hz 脈沖），根據(jù)校分開關的不同狀態(tài)決定送入分計數(shù)器的脈沖來源，以完成正常工作或快速校分功能。這兩個來源將滿足“或”的關系，所以可通過一個或門來選通這兩個信號。另再設計一個消顫電路以消除開關機械撥動帶來的影響。 校分、校時電路如下圖所示： OR2 OR2 m_q h_q

55、 inst3 inst4 消顫電路如下圖所示： EDA 設計（II）實驗報告 第16頁 共25頁 DFF DFF key _min PRN m_q key _hr PRN h_q D Q D Q 2f reinput 2f reinput inst7 CLRN inst9 CLRN c c c v

56、 VCC c v 將校分校時電路與計時電路相連，如下圖所示： DFF DFF key _min PRN m_q key _hr PRN h_q 2f reinput D Q 2f reinput D Q CLRN CLRN inst7 inst9 c c c VCC c v v

57、 miao fen shi cp s_g[3..0] cp m_g[3..0] cp h_s[3..0] clr CLK sec_ge[3..0] s_s[3..0] clr CLK min_ge[3..0] clr CLK hr_shi[3..0] h_g[3..0] en CLR sec_shi[3..0] CLR min_shi[3..0] m_s[3..0] CLR hr_ge[3..0] key _min EN sco EN

58、 mco EN hco key_min ET ET key _hr key_hr inst inst1 inst2 OR2 OR2 h_q m_q inst3 inst4

59、 cp INPUT OUTPUT s_g[3..0] VCC clr INPUT OUTPUT s_s[3..0] VCC en INPUT OUTPUT m_g[3..0] VCC key _min INPUT OUTPUT m_s[3..0] VCC

60、 key _hr INPUT OUTPUT h_g[3..0] VCC 2f reinput INPUT OUTPUT h_s[3..0] VCC 4.6 系統(tǒng)清零和保持功能 清零電路的目的是在任一時刻，能夠隨意的對時鐘顯示電路進行清零控制。所謂 保持電路，就是在開關作用時，計數(shù)器計數(shù)保持；開關不作用時，計數(shù)繼續(xù)進行。在 計時模塊的設計中，已經(jīng)將使能端與清零端的接口

61、封裝在了整個模塊中了，作為整個 的計時模塊的使能與清零來使用。如下圖所示。 clear INPUT enable INPUT VCC VCC 至此，數(shù)字鐘的所有模塊均已設計完畢，將其一一整合，得下圖整體電路： EDA 設計（II）實驗報告 第 17 頁 共 25 頁 fdiv clk INPUT systeminput 1kfre 1kf re all VCC PIN_F17 ss

62、h[3..0] seg[6..0] 2fre 2f re ssh[3..0] seg[6..0] ssl[3..0] dig[7..0] 512fre 512f re ssl[3..0] dig[7..0] buzzer 1fre cp1 buzzer 512f re cp2 inst clear clr OUTPUT buzzer enable en

63、 PIN_F8 key _m key_min key _h key_hr OUTPUT seg[6..0] 2f re key _m INPUT 2freinput PIN_C14 VCC 1kf re 1kfre dig[7PIN.._0]E13 PIN_B10 key _h OUTPUT INPUT

64、 VCC PIN_J13 PIN_D12 PIN_B9 inst7 PIN_H16 PIN_C12 PIN_F12 PIN_L16 PIN_E11 clear INPUT PIN_L14 PIN_F10 PIN_V9 VCC PIN_D16 PIN_

65、A18 enable INPUT PIN_E14 PIN_U10 VCC PIN_H15 1Kto100 1kf re 100 miaobiao INPUT clk1k clk100 VCC inst2 miaobiao ssl[3..0] clk100 ssl[3..0] miao

66、biao ssh[3..0] k5 ssh[3..0] inst4 五、附加功能的實現(xiàn)與設想 由于本人能力有限，在一周的時間里只完成了一些較為基本的內(nèi)容，對于一些提高部分，雖有在實驗期間有所嘗試，只實現(xiàn)了秒表和星期 （一）秒表： 秒表是針對實驗板所做的一個附加功能。本實驗中，時分秒三個計時器共使用 了六個 LED，其余的兩個可用作秒表計時。秒表計時單元采用 100HZ作為時鐘輸入，采用兩個 74160 級聯(lián)進行模 100 計數(shù)即可實現(xiàn)。當秒表單元達到 99 時，向秒計時器使能端提供一輸入信號，使此使能端有效，在下一脈沖到來時，秒表單元清零同時向分計時器進位。 這一單元的實現(xiàn)主要難點在于如何將秒表計時與正常的時鐘計時統(tǒng)一起來，在不需要秒表時正常計時，而需要時，則進行秒表功能。 為不影響系統(tǒng)已有功能的前提下， 加入了一個秒表開關 K5，當時鐘電路清零時，將秒表開關撥至 0 端，正常計時，一旦將秒表開關 K5撥至 1，則系統(tǒng)進入秒表計時階段。這一附加功能可以通