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基于 FPGA 和虛擬儀器的 DDS 信號(hào)發(fā)生器設(shè)計(jì)2013-11-19 10:21:57 來(lái)源：互聯(lián)網(wǎng)分享到：標(biāo)簽：虛擬儀器 FPGA DDS 信號(hào)發(fā)生器將虛擬儀器技術(shù)同 FPGA 技術(shù)結(jié)合，設(shè)計(jì)了一個(gè)頻率可控的 DDS 任意波形信號(hào)發(fā)生器。在闡述直接數(shù)字頻率合成技術(shù)的工作原理、電路構(gòu)成的基礎(chǔ)上，分別介紹了上位機(jī)虛擬儀器監(jiān)控面板的功能和結(jié)構(gòu)，以及實(shí)現(xiàn) DDS 功能的下位機(jī) FPGA 器件各模塊化電路的作用。經(jīng)過(guò)設(shè)計(jì)和電路測(cè)試，輸出波形達(dá)到了技術(shù)要求，工作穩(wěn)定可靠。信號(hào)發(fā)生器是一種常用的信號(hào)源，廣泛應(yīng)用于通信、測(cè)量、科研等現(xiàn)代電子技術(shù)領(lǐng)域。信號(hào)發(fā)生器的核心技術(shù)是頻率合成技術(shù)，主要方法有：直接模擬頻率合成、鎖相環(huán)頻率合成（PLL）、直接數(shù)字合成技術(shù)（ DDS）。DDS 是開(kāi)環(huán)系統(tǒng)，無(wú)反饋環(huán)節(jié)，輸出響應(yīng)速度快，頻率穩(wěn)定度高。因此直接數(shù)字頻率合成技術(shù)是目前頻率合成的主要技術(shù)之一。文中的主要內(nèi)容是采用 FPGA 結(jié)合虛擬儀器技術(shù)，進(jìn)行 DDS 信號(hào)發(fā)生器的開(kāi)發(fā)。1 DDS 工作原理圖 1 是 DDS 基本結(jié)構(gòu)框圖。以正弦波信號(hào)發(fā)生器為例，利用 DDS 技術(shù)可以根據(jù)要求產(chǎn)生不同頻率的正弦波。DDS 電路主要由相位累加器、相位調(diào)制器、正弦 ROM 查找表、DAC 和低通濾波器構(gòu)成。其中，相位累加器是整個(gè) DDS 的核心，完成相位累加的功能。下面對(duì)相位累加器的輸入即相位增量進(jìn)行分析。對(duì)于正弦信號(hào)發(fā)生器，它的輸出可以用下式來(lái)描述：Sout=Asinωt=Asin（2πfoutt） （1 ）其中 Sout 是指該信號(hào)發(fā)生器的輸出信號(hào)波形， fout 指輸出信號(hào)對(duì)應(yīng)的頻率。正弦信號(hào)的相位：θ=2πfoutt.在一個(gè) clk 周期 Tclk，相位 θ 的變化量為：為了用數(shù)字化邏輯實(shí)現(xiàn)電路，必須對(duì)△θ 進(jìn)行數(shù)字量化，把 2π 切割成 2N 份，由此每個(gè) clk 周期的相位增量△θ 用量化值 B△θ 來(lái)表述：其中 θk-1 指前一個(gè) clk 周期的相位值。由上面的推導(dǎo)可以看出，只要對(duì)相位的量化值進(jìn)行簡(jiǎn)單的累加運(yùn)算，就可以得到正弦信號(hào)的當(dāng)前相位值，而用于累加的相位增量量化值 B△θ（也叫頻率控制字）決定了信號(hào)的輸出頻率 fout，并呈現(xiàn)簡(jiǎn)單的線(xiàn)性關(guān)系。直接數(shù)字合成器 DDS 就是根據(jù)上述原理而設(shè)計(jì)的數(shù)字控制頻率合成器。從本質(zhì)上看，DDS 是一個(gè)恒定高頻率運(yùn)行的多位計(jì)數(shù)器。在溢出時(shí)，通過(guò)利用一個(gè)多位控制字來(lái)設(shè)置計(jì)數(shù)器步進(jìn)的尺寸，允許計(jì)數(shù)器過(guò)零。計(jì)數(shù)器的高階位用來(lái)尋址存儲(chǔ)設(shè)備，該設(shè)備保持生成的一個(gè)波形周期的數(shù)字記錄。高頻時(shí)鐘每前進(jìn)一單位，計(jì)數(shù)器便步進(jìn)一次，存儲(chǔ)器也將生成一個(gè)新的地址字，而新的波形數(shù)據(jù)值將會(huì)發(fā)送到 DAC.DDS 主要有 3 個(gè)優(yōu)點(diǎn)：1）輸出信號(hào)的頻率精度可以達(dá)到作為發(fā)生器參考信號(hào)使用的晶體控制振蕩器的水平；2 ）DDS 發(fā)生器可以生成非常高的頻率精度；3 ）如果有 RAM 波形存儲(chǔ)器，那么 DDS 函數(shù)發(fā)生器可以重現(xiàn)幾乎任何波形。2 系統(tǒng)設(shè)計(jì)該系統(tǒng)采用 LabVIEW 軟件完成上位機(jī)虛擬儀器的開(kāi)發(fā)，生成正弦波、方波、三角波、手工繪制波形和公式波形等波形數(shù)據(jù)，實(shí)時(shí)顯示于前面板并通過(guò) VISA 串口將波形數(shù)據(jù)傳送至 FPGA 存儲(chǔ)器。下位機(jī)采用 Alter 公司的 FPGA 芯片 EP1C3T144C8 開(kāi)發(fā)，通過(guò) VHDL 語(yǔ)言軟件式的硬件設(shè)計(jì)方法完成 DDS 模塊開(kāi)發(fā)，根據(jù)頻率控制字?jǐn)?shù)值讀取 ROM 中的波形數(shù)據(jù)送入 D/A 轉(zhuǎn)換器，最后通過(guò)低通濾波器完成平滑濾波輸出。2.1 虛擬儀器上位機(jī)面板開(kāi)發(fā)通過(guò)圖形化的虛擬儀器開(kāi)發(fā)工具 LabVIEW 完成上位機(jī)的設(shè)計(jì)，主要功能有波形預(yù)覽、參數(shù)設(shè)置、數(shù)據(jù)傳送及數(shù)據(jù)保存。圖 2 為虛擬儀器上位機(jī)主面板，通過(guò)串口設(shè)置窗口選擇通信端口，采用 cluster 捆綁各操作類(lèi)型并通過(guò) case 結(jié)構(gòu)判斷所選操作，選擇常規(guī)波形、公式波形及手繪波形會(huì)分別彈出對(duì)應(yīng)的編輯窗口顯示波形數(shù)據(jù)。如圖 3 和圖 4 所示，為選擇常規(guī)波形和手繪波形彈出的波形參數(shù)設(shè)置對(duì)話(huà)框，設(shè)置完相應(yīng)的波形后，單擊 done 按鈕確認(rèn)。設(shè)置完波形后，可以點(diǎn)擊保存波形數(shù)據(jù)，把繪制好的波形以二進(jìn)制文本形式進(jìn)行保存。2.2 FPGA 下位機(jī)開(kāi)發(fā)下位機(jī)主要完成 DDS 數(shù)字合成器的功能，采用 Ahera 公司的 EP1C3T144C8 芯片，它具有 104 個(gè)可供用戶(hù)自行配置的 I/O 端口，使用 VHDL 語(yǔ)言在 QuartusⅡ開(kāi)發(fā)工具中實(shí)現(xiàn)。直接數(shù)字合成器由 3 部分組成，如圖 5 所示。其中：1）ADDER32B 作為 32 位數(shù)據(jù)加法器，提供可控步進(jìn)的頻率值； 2）REG32B 作為 32 位移位寄存器，與 ADDER32B 一起組成累加器，將接收到的 32 位數(shù)據(jù)反饋到ADDER32B 完成以外部端口 F 為鍵控頻率字（即上文提到的）的步進(jìn)；3）ROM 作為讀取存儲(chǔ)器波形數(shù)據(jù)，根據(jù)步進(jìn)地址讀取存儲(chǔ)器中的 10 位長(zhǎng)度的波形數(shù)據(jù)，送入 DA 轉(zhuǎn)換器。3 DDS 信號(hào)發(fā)生器結(jié)果分析圖 6 為仿真波形，可以看到，對(duì)于不同的頻率控制字 F 給出的不同值，對(duì)應(yīng)每一個(gè)時(shí)鐘輸出的采樣點(diǎn)的步幅變化不同。圖 7 為采用 QuartusⅡ自帶的測(cè)試工具SignalTapⅡ（嵌入式邏輯分析儀）對(duì)設(shè)計(jì)結(jié)果進(jìn)行分析，如圖 7 所示為 F 鍵控頻率字設(shè)為16H 時(shí)生成的正弦信號(hào)。圖 8 是在示波器上觀察的由 DAC 產(chǎn)生經(jīng)低通濾波器處理后的真實(shí)波形。4 結(jié)束語(yǔ)文中采用 LabVIEW 虛擬儀器技術(shù)結(jié)合 FPGA 技術(shù)實(shí)現(xiàn)的 DDS 信號(hào)發(fā)生器，通過(guò)利用計(jì)算機(jī)的強(qiáng)大功能，把傳統(tǒng)儀器的設(shè)計(jì)、編輯都放到計(jì)算機(jī)上完成，并通過(guò)通訊接口傳輸數(shù)據(jù)，實(shí)現(xiàn)不同波形的輸出。通過(guò)對(duì)系統(tǒng)仿真和實(shí)際測(cè)試，結(jié)果表明該 DDS 信號(hào)發(fā)生器不僅能產(chǎn)生理想的輸出信號(hào)，還具有集成度高。穩(wěn)定性好和擴(kuò)展性強(qiáng)等優(yōu)點(diǎn)。