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NMOS“非”門電路,CMOS“非”門電路,負載管,驅(qū)動管,,第四章組合邏輯電路,組合邏輯電路的分析與設(shè)計組合邏輯電路的競爭冒險編碼器譯碼器比較器數(shù)據(jù)分配器與選擇器加法器和算術(shù)邏輯單元,主要內(nèi)容：,掌握組合邏輯電路的分析和設(shè)計方法。了解組合邏輯電路的競爭冒險現(xiàn)象及其消除方法。學(xué)會使用常見的組合邏輯電路及其集成芯片,本章要求：,4.1組合邏輯電路的分析與設(shè)計,邏輯電路,,組合邏輯電路,時序邏輯電路,功能：輸出只取決于當(dāng)前的輸入。,,組成：門電路，不存在記憶元件。,,功能：輸出取決于當(dāng)前的輸入和原來的狀態(tài)。,組成：組合電路、記憶元件。,組合電路的研究內(nèi)容：,分析：,設(shè)計：,給定邏輯圖,得到邏輯功能,,分析,給定邏輯功能,,畫出邏輯圖,設(shè)計,4.1.1組合邏輯電路的分析,(1)由邏輯圖寫出輸出端的邏輯表達式,(2)運用邏輯代數(shù)化簡或變換,(3)列邏輯狀態(tài)表,(4)分析邏輯功能,已知邏輯電路,,確定,邏輯功能,分析步驟：,例1：分析下圖的邏輯功能,(1)寫出邏輯表達式,(2)應(yīng)用邏輯代數(shù)化簡,,反演律,,反演律,(3)列邏輯狀態(tài)表,邏輯式,(1)寫出邏輯式,例2：分析下圖的邏輯功能,.,化簡,(2)列邏輯狀態(tài)表,(3)分析邏輯功能輸入相同輸出為“1”,輸入相異輸出為“0”,稱為“判一致電路”(“同或門”),可用于判斷各輸入端的狀態(tài)是否相同。,邏輯式,例3：分析下圖的邏輯功能,Y,,,,&,,,,,&,,,1,,,,,,,,,.,B,A,&,C,1,0,1,A,設(shè)：C=1,封鎖,打開,選通A信號,,,,,B,Y,,,,&,,,,,&,,,1,,,,,,,,,.,B,A,&,C,0,0,1,設(shè)：C=0,封鎖,選通B信號,,,,,打開,特點:C=1時選通A路信號；C=0時選通B路信號。,選通電路,4.1.2組合邏輯電路的綜合,設(shè)計步驟如下：,例1：設(shè)計三人表決電路,多數(shù)人同意，通過；否則不通過。,真值表,輸出為F，多數(shù)贊成時是“1”，否則是“0”。,設(shè)A、B、C分別表示三人態(tài)度:同意為“1”，不同意為“0”；,根據(jù)邏輯要求列狀態(tài)表,(2)由狀態(tài)表寫出邏輯式,(3)化簡邏輯式可得：,或由卡圖諾可得相同結(jié)果,各組合之間是“或”關(guān)系,,(4)根據(jù)邏輯表達式畫出邏輯圖。,若用與或門實現(xiàn),若用與非門實現(xiàn),例2：設(shè)計8421BCD碼檢驗電路，要求當(dāng)輸入量DCBA≤2，或>7時，電路輸出F為高電平，試用最少的2輸入與非門設(shè)計該電路。,解：（1）根據(jù)邏輯要求列狀態(tài)表,四個邏輯變量可表示16種狀態(tài)，而BCD碼只用了前10個，故有1010～1111六個狀態(tài)冗余，視作無關(guān)項。,真值表,(2)由狀態(tài)表寫出邏輯式,(3)化簡邏輯式可得：,1,1,,,,,,,(4)根據(jù)邏輯表達式畫出邏輯圖。,,,4.2組合邏輯電路的競爭冒險,競爭：,冒險：,,,由于門電路延遲時間（傳輸時間）的存在，產(chǎn)生組合邏輯之外的干擾脈沖的現(xiàn)象稱為競爭—冒險現(xiàn)象。,4.2.1產(chǎn)生競爭冒險的原因,先觀察如下電路，說明輸出Y與A無關(guān)，恒等于0（低電平），這是理想的情況，而實際Y的波形不是這樣。由于門電路的延遲時間的存在Y的輸出種產(chǎn)生了兩個脈沖，這兩個脈沖不是邏輯設(shè)計所要求的。,原因：某邏輯門輸入端存在互補的變量,4.2.2競爭冒險的消除,增加乘積項，消除互補量,當(dāng)B=C=1時，F(xiàn)=1，消除了冒險,加濾波電容，消除窄脈沖,4.3編碼器,把二進制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。,n位二進制代碼有2n種組合，可以表示2n個信息。,要表示N個信息所需的二進制代碼應(yīng)滿足2n?N,例：設(shè)計一個鍵控8421BCD碼編碼器。,（2）由真值表寫出各輸出的邏輯表達式為：,解：（1）列出真值表：,重新整理得：,（3）由表達式畫出邏輯圖：,（4）增加控制使能標(biāo)志GS：,當(dāng)按下S0～S9任意一個鍵時，GS=1，表示有信號輸入；當(dāng)S0～S9均沒按下時，GS=0，表示沒有信號輸入。,從上面例子不難看出，編碼電路實質(zhì)上就是實現(xiàn)用二進制表示信息和符號的電路，編碼器按功能課分為二—十進制編碼器，二進制編碼器等；按信號有無權(quán)限級別又分為普通編碼器和優(yōu)先編碼器。,同時按下兩個鍵怎么辦？,4.3.1二進制編碼器,將輸入信號編成二進制代碼的電路。,2n個,n位,(1)分析要求：輸入有4個信號，即N=4，根據(jù)2n?N的關(guān)系，即n=2，即輸出為二位二進制代碼。,例：設(shè)計一個編碼器，滿足以下要求：(1)將I0、I1、…I34個信號編成二進制代碼。(2)編碼器每次只能對一個信號進行編碼，不允許兩個或兩個以上的信號同時有效。(3)設(shè)輸入信號高電平有效。,普通編碼器,,,任何時刻只允許輸入一個編碼請求,表達式、電路圖？,其它輸入取值組合不允許出現(xiàn)，為約束項。,,,,,,,,(2)列編碼表：,,,由真值表寫出邏輯式得到：,,,,,,,,,,利用約束項化簡，得：,電路圖,,I0?,因為I0、I1、I2…I7是一組互相排斥的變量，因此真值表可以采用簡化形式—編碼表列出來：,,把上式邏輯式并轉(zhuǎn)換成“與非”式,Y2=I4+I5+I6+I7,Y1=I2+I3+I6+I7,Y0=I1+I3+I5+I7,(4)畫出邏輯圖,當(dāng)有兩個或兩個以上的信號同時輸入編碼電路，電路只能對其中一個優(yōu)先級別高的信號進行編碼。,即允許幾個信號同時有效，但電路只對其中優(yōu)先級別高的信號進行編碼，而對其它優(yōu)先級別低的信號不予理睬。,,,4.3.2優(yōu)先編碼器,,優(yōu)先級別的高低由設(shè)計者根據(jù)輸入信號的輕重緩急情況而定。如根據(jù)病情而設(shè)定優(yōu)先權(quán)。,集成優(yōu)先編碼器舉例——74148（8線-3線）注意：該電路為反碼輸出。EI為使能輸入端(低電平有效)，EO為使能輸出端(高電平有效)，GS為優(yōu)先編碼工作標(biāo)志(低電平有效)。,G1,G2,G3組成控制電路。,,選通輸入端,,0,1,編碼器正常工作,1,0,均為“1”,,,,,由邏輯圖寫出輸出的邏輯式，得到：,表4.3.374LS148電路的功能表,74LS148的邏輯功能描述：,,,低電平有效,允許編碼，但無有效編碼請求,,,禁止?fàn)顟B(tài),工作狀態(tài),,,允許編碼，但無有效編碼請求,正在優(yōu)先編碼,74LS148優(yōu)先編碼器管腳圖,編碼器的應(yīng)用,例：試用兩片74LS148接成16線－4線優(yōu)先編碼器，將A0～A1516個低電平輸入信號編為0000～111116個4位二進制代碼。其中A15的優(yōu)先權(quán)最高，A0的優(yōu)先權(quán)最低。,解：,由于1片74LS148只有8個編碼輸入端，所以需要2片74LS148才能對16個輸入信號進行編碼。,1.擴展應(yīng)用,圖4.3.5用74LS148接成的16線—4線優(yōu)先編碼器,0,0,1,100,111,011,1,,若全為1,0,0,1,111,0,0,010,101,2．組成8421BCD編碼器,如何利用148芯片和門電路實現(xiàn)8421BCD編碼？,二—十進制優(yōu)先編碼器74147,74LS147的功能表,,輸出是反碼,優(yōu)先權(quán)最高,,,低電平有效,4.4譯碼器,,譯碼：編碼的逆過程，將編碼時賦予代碼的特定含義“翻譯”出來。譯碼器：實現(xiàn)譯碼功能的電路。,譯碼輸入：n位二進制代碼,譯碼輸出：m位輸出信號m=2n,譯碼規(guī)則：對應(yīng)輸入的一組二進制代碼有且僅有一個輸出端為有效電平，其余輸出端為相反電平,常用的譯碼器有二進制譯碼器、二-十進制譯碼器和顯示譯碼器等。,4.4.1二進制譯碼器,三位二進制譯碼器的方框圖,輸入：二進制代碼（N位），輸出：2N個信號，每個輸出對應(yīng)一個最小項。,輸入是三位二進制代碼、有八種狀態(tài)，八個輸出端分別對應(yīng)其中一種輸入狀態(tài)。因此，又把三位二進制譯碼器稱為3線—8線譯碼器。,S為控制端。S=1譯碼工作S=0禁止譯碼，輸出全1,3線－8線譯碼器74LS138,,由邏輯圖寫出輸出的邏輯式(S=1)，得到：,表4.4.174LS138的功能表,,譯中為“0”，輸出為低電平,,高電平有效,,低電平有效,二進制譯碼器—74LS138,邏輯符號,國標(biāo)符號,簡化邏輯符號,★構(gòu)成邏輯函數(shù)最小項發(fā)生器,如果將一邏輯函數(shù)的輸入變量加到譯碼器的譯碼輸入端，則譯碼輸出的每一個輸出端都對應(yīng)一個邏輯函數(shù)的最小項。,,二進制譯碼器—74LS138,應(yīng)用,例1用譯碼器實現(xiàn)組合邏輯電路F1（X,Y,Z）=∑m(2,3,6,7),(2）將函數(shù)F轉(zhuǎn)換成最小項表達式,(3)利用摩根定律變換,并將XYZ對應(yīng)片子輸入端CBA,將三個控制端按允許譯碼條件進行處理,(4)將2，3，6，7的輸出作為與非門輸入，便得到邏輯函數(shù)F,例2用74138譯碼器實現(xiàn)一位減法器,解：Ai、Bi、Ci分別表示被減數(shù)、減數(shù)和低位來的借位，Di、Ci+1表示差和該位的借位信號（1）列真值表,（2）寫出表達式并化簡,（3）畫邏輯圖,用一片74138加二個與非門就可實現(xiàn)該組合邏輯電路。,可見，用譯碼器實現(xiàn)多輸出邏輯函數(shù)時，優(yōu)點更明顯。,★譯碼器的擴展——用兩片74138擴展為4線—16線譯碼器,74LS138應(yīng)用,D3=0時，片(1)工作，片(2)禁止,D3=1時，片(1)禁止，片(2)工作,,譯出0000～0111八個代碼,,譯出1000～1111八個代碼,★由74LS138譯碼器構(gòu)成的數(shù)據(jù)分配器,74LS138應(yīng)用,有關(guān)內(nèi)容在分配器中介紹,4.4.2二—十進制譯碼器,二—十進制譯碼器的邏輯功能是將輸入的BCD碼譯成十個輸出信號。,二－十進制譯碼器74LS42邏輯圖,根據(jù)邏輯圖得到：,二-十進制譯碼器74LS42的真值表,,譯中為0,,拒絕偽碼,4.4.3數(shù)字顯示譯碼器,在數(shù)字電路中，常常需要把運算結(jié)果用十進制數(shù)顯示出來，這就要用顯示譯碼器。,1101101,低電平時發(fā)光,高電平時發(fā)光,1.七段字符顯示器：,2．七段顯示譯碼器7448七段顯示譯碼器7448是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器。,7448的邏輯功能：,（1）正常譯碼顯示。LT=1，BI/RBO=1時，對輸入為十進制數(shù)l～15的二進制碼（0001～1111）進行譯碼，產(chǎn)生對應(yīng)的七段顯示碼。,（2）滅零。當(dāng)LT=1，而輸入為0的二進制碼0000時，只有當(dāng)RBI=1時，才產(chǎn)生0的七段顯示碼,如果此時輸入RBI=0，則譯碼器的a～g輸出全0，使顯示器全滅；所以RBI稱為滅零輸入端。,（3）試燈。當(dāng)LT=0時，無論輸入怎樣，a～g輸出全1，數(shù)碼管七段全亮。由此可以檢測顯示器七個發(fā)光段的好壞。LT稱為試燈輸入端。,（4）特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。作輸入使用時，如果BI=0時，不管其他輸入端為何值，a～g均輸出0，顯示器全滅。因此BI稱為滅燈輸入端。作輸出端使用時，受控于RBI。當(dāng)RBI=0，輸入為0的二進制碼0000時，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO又稱為滅零輸出端。,將BI/RBO和RBI配合使用，可以實現(xiàn)多位數(shù)顯示時的“無效0消隱”功能。具有無效0消隱功能的多位數(shù)碼顯示系統(tǒng),用7448驅(qū)動BS201的連接方法,下圖是一個用七段顯示譯碼器7448驅(qū)動共陰型LED數(shù)碼管的實用電路。,7448的輸出為什么要與電源電阻相連？,4.5數(shù)據(jù)分配器與數(shù)據(jù)選擇器,在數(shù)字電路中，當(dāng)需要進行遠距離多路數(shù)字傳輸時，為了減少傳輸線的數(shù)目，發(fā)送端常通過一條公共傳輸線，用多路選擇器分時發(fā)送數(shù)據(jù)到接收端，接收端利用多路分配器分時將數(shù)據(jù)分配給各路接收端，其原理如圖所示。,,,,,,,,,,使能端,多路選擇器,多路分配器,4.5.1數(shù)據(jù)分配器,,將一個數(shù)據(jù)分時分送到多個輸出端輸出。,數(shù)據(jù)輸入,使能端,,,,,,,,,,,,,,,,,,,,,,,D,Y0,Y1,Y2,Y3,S,數(shù)據(jù)輸出端,確定芯片是否工作,數(shù)據(jù)分配器的功能表,Y3Y2Y1Y0,★由74LS138譯碼器構(gòu)成的數(shù)據(jù)分配器,,由總線來的數(shù)字信號輸送到不同的下級電路中去。,4.5.1數(shù)據(jù)選擇器,從多路數(shù)據(jù)中選擇其中所需要的一路數(shù)據(jù)輸出。,例：四選一數(shù)據(jù)選擇器,輸出數(shù)據(jù),使能端,究竟選擇哪一路數(shù)據(jù)輸出由A1、A0兩位地址碼決定。,★8選1數(shù)據(jù)選擇器——74LS151,Y=,74LS151的引腳和功能表,74LS151功能表,★數(shù)據(jù)選擇器的應(yīng)用,◆用使能端，可將兩片8選1數(shù)據(jù)選擇器擴展16選1數(shù)據(jù)選擇器。,例1:,用CT74LS151型8選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)式Y(jié)=AB+BC+CA,解：將邏輯函數(shù)式用最小項表示,將輸入變量A、B、C分別對應(yīng)地接到數(shù)據(jù)選擇器的選擇端A2、A1、A0。由狀態(tài)表可知,將數(shù)據(jù)輸入端D3、D5、D6、D7接“1”，其余輸入端接“0”，即可實現(xiàn)輸出Y，如圖所示。,實現(xiàn)邏輯函數(shù),將輸入變量A、B、C分別對應(yīng)地接到數(shù)據(jù)選擇器的選擇端A2、A1、A0。由狀態(tài)表可知,將數(shù)據(jù)輸入端D3、D5、D6、D7接“1”,其余輸入端接“0”,即可實現(xiàn)輸出Y,如圖所示。。,74LS151功能表,用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)時，應(yīng)注意以下幾點：,1．當(dāng)邏輯函數(shù)的變量個數(shù)與數(shù)據(jù)選擇器選擇輸入端個數(shù)相等時，可直接用數(shù)據(jù)選擇器來實現(xiàn)所要實現(xiàn)的邏輯函數(shù)。,2．當(dāng)邏輯函數(shù)的變量個數(shù)多于數(shù)據(jù)選擇器選擇輸入端數(shù)目時，應(yīng)分離出多余變量，將余下的變量分別有序地加到數(shù)據(jù)選擇器的數(shù)據(jù)輸入端。,3．一個數(shù)據(jù)選擇器只能用來實現(xiàn)一個多輸入變量的單輸出邏輯函數(shù)。,邏輯函數(shù)變量數(shù)大于數(shù)據(jù)選擇器輸入變量個數(shù)。例試用4選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：,解：將A、B接到地址輸入端，C加到適當(dāng)?shù)臄?shù)據(jù)輸入端。,試用4選1數(shù)據(jù)選擇器74LS153（1∕2）和最少量的與非門實現(xiàn)邏輯函數(shù)：,練習(xí),4.6加法器與算術(shù)邏輯單元,最基本的運算單元：加法器,加法器:實現(xiàn)二進制加法運算的電路，又分為半加器、全加器和多位加法器,進位,,,不考慮低位來的進位,要考慮低位來的進位,,4.6.1半加器,半加：實現(xiàn)兩個一位二進制數(shù)相加，不考慮來自低位的進位。,邏輯符號：,半加器：,,半加器真值表,邏輯表達式,4.6.2全加器,全加：實現(xiàn)兩個一位二進制數(shù)相加，且考慮來自低位的進位。,全加器：,(1)列真值表,(2)寫出邏輯式,邏輯符號：,4.6.3多位加法器,功能：實現(xiàn)N位二進制數(shù)相加按實現(xiàn)方法分類：串行進位加法器、超前進位加法器1.串行進位加法器,例：用全加器實現(xiàn)4位二進制數(shù)相加。,低位全加器進位輸出,,高位全加器進位輸入,注意：CI-1=0,4位串行進位加法器,這種加法器的最大缺點是運算速度慢，做一次加法運算可能需要四個全加器的傳輸延遲時間。但是其電路結(jié)構(gòu)比較簡單。,2.并行（超前）進位加法器,定義：,則：,全加器真值表,由真值表可得出：,Ci＝AiBi+(Ai+Bi)Ci－1,Ci+1＝Gi+PiCi＝Gi+Pi（Gi－1＋Pi-1Ci-1),…,,,如對于兩個4位數(shù)二進制數(shù)A3A2A1A0和B3B2B1B0相加，則：,C1＝G0+P0C0C2＝G1+P1C1＝G1+P1（G0+P0C0）C3＝G2+P2C2＝G2+P2(G1+P1C1)＝…C4＝G3+P3C3＝G2+P3(G2+P2C2)＝…,Ci+1＝Gi+PiCi,而：,C0,進位位直接由加數(shù)、被加數(shù)和最低位進位位C0形成。,由此得出:4位超前進位加法器74LS283的邏輯圖,速度快電路復(fù)雜,★4位并行加法器74LS283的邏輯符號,例1：用兩片74LS283構(gòu)成8位二進制數(shù)加法器,解：低位片的進位輸入接0，進位輸出接入高位片的進位輸入即可。圖見書P.77,例2：設(shè)計一個能將BCD代碼轉(zhuǎn)換為余3代碼的代碼轉(zhuǎn)換器。,想一想?,例3：試?yán)脙善奈徊⑿屑臃ㄆ骱捅匾拈T電路設(shè)計一個BCD碼的加法器。,解：根據(jù)BCD碼的運算規(guī)則,當(dāng)兩數(shù)之和小于、等于9(1001)時,所得結(jié)果即為輸出(亦可看作加零后輸出)。當(dāng)所得結(jié)果大于9(1010～1111)時,則應(yīng)加6(0110),這樣一方面能給出進位輸出信號,同時得到一個小于9的輸出結(jié)果。,由表4.6.3不難得到修正表達式為：,當(dāng)C＝0時，不需調(diào)整，C＝1時，需加6，即B3B2B1B0=0110,故只需令B2＝B1＝C，B3＝B0＝0,4.6.4算術(shù)邏輯單元,ALU集成芯片74LS381能實現(xiàn)兩個四位數(shù)的算術(shù)邏輯運算，運算種類由選擇鍵S2S1S0設(shè)置，芯片還含有清零和預(yù)置功能。,管腳圖和功能表見教材P.79,4.7數(shù)值比較器,,4.7.1一位數(shù)值比較器,(1)A＞B：只有當(dāng)A=1、B=0時，A＞B才為真；(2)A＜B：只有當(dāng)A=0、B=1時，A＜B才為真；(3)A=B：只有當(dāng)A=B=0或A=B=1時，A=B才為真。,數(shù)值比較器：能夠比較數(shù)字大小的電路。,1.根據(jù)題意，列出真值表,（2）根據(jù)真值表寫出各輸出的邏輯函數(shù)表達式,=A⊙B,（3）邏輯電路圖,4.7.2集成數(shù)值比較器,1.集成數(shù)值比較器74LS85功能,該芯片是一個四位數(shù)值比較器，其比較原理如下：,設(shè)四位數(shù)字為A：A3A2A1A0，B：B3B2B1B0，,先比最高位A3＞B3，則A＞B；,最高位相同A3=B3，比次高位A2＞B2，則結(jié)果A＞B；……,各位都相同時，A=B,表4.7.274LS85的功能表,由功能表寫出：,只比較兩個4位數(shù)時，I(AB)=I(A=B)=1.,2.集成數(shù)值比較器應(yīng)用,例1：用兩片4位二進制數(shù)值比較器74LS85實現(xiàn)8位二進制數(shù)比較。,解：,,用級聯(lián)法實現(xiàn)多位數(shù)值比較,,,任何時刻的輸出僅決定于當(dāng)時的輸入，而與電路原來的狀態(tài)無關(guān)；它由基本門構(gòu)成，不含存貯電路和記憶元件，且無反饋線。,根據(jù)已經(jīng)給定的邏輯電路，描述其邏輯功能。,根據(jù)設(shè)計要求構(gòu)成功能正確、經(jīng)濟、可靠的電路,組合電路,組合電路的分析,組合電路的設(shè)計,本章小結(jié),1．常用的中規(guī)模組合邏輯器件包括編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器等。2．上述組合邏輯器件除了具有其基本功能外，還可用來設(shè)計組合邏輯電路。應(yīng)用中規(guī)模組合邏輯器件進行組合邏輯電路設(shè)計的一般原則是：使用MSI芯片的個數(shù)和品種型號最少，芯片之間的連線最少3．用MSI芯片設(shè)計組合邏輯電路最簡單和最常用的方法是，用數(shù)據(jù)選擇器設(shè)計多輸入、單輸出的邏輯函數(shù)；用二進制譯碼器設(shè)計多輸入、多輸出的邏輯函數(shù)。,常用的中規(guī)模組合邏輯器件的應(yīng)用,重點：?組合邏輯電路的概念?組合邏輯電路的分析與設(shè)計方法?常用組合模塊的功能及應(yīng)用難點：?靈活運用模塊進行電路設(shè)計?組合電路的競爭與冒險的判斷與消除,